- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 77/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
168
Revision 1.0
7.11
Hot-Swap Support
The GT-96100A is CompactPCI Hot Swap Capable. It supports the following hot swap device requirements:
All PCI outputs float when RST# is asserted.
All the GT-96100A’s PCI state machines are kept in their idle state while RST# is asserted.
The GT-96100A PCI interface does not leave it’s idle state until PCI bus is in an IDLE state. If reset is
de-asserted in the middle of a PCI transaction, the GT-96100A PCI interface stays in it’s idle state until
PCI bus is back in idle).
The GT-96100A has no assumptions on clock behavior prior to it’s setup to the rising edge of RST#.
The GT-96100A is tolerant of the 1V precharge voltage during insertion.
The GT-96100A can be powered from Early VCC.
7.12
PCI Power Management Support
The GT-96100A is PCI Power Management compliant. It contains the required configuration registers as shown
in Figure 30.
Figure 30: Power Management Registers
The GT-96100A supports Power Management through reset configuration pins SDQM[1:0], each pin per each
PCI interface.
If sampled HIGH, power management is enabled. Bit[4] of Configuration Status register is set, indicating the
existence of a capability list. A capability list pointer register is implemented at offset 0x34, pointing to power
management configuration registers implemented at offset 0x40 and 0x44.
If sampled LOW, capability list is not supported and a capability pointer as well as PMC registers are reserved.
Power Management registers are accessible from both CPU and PCI. Whenever PCI_0 or PCI_1 updates Power
State bits (bits[1:0] of PMCSR register), bit[21] of interrupt cause register is set (bit[21] of high interrupt cause
register in case of PCI_1 PMCSR configuration register) and an interrupt to CPU or PCI is generated, if not
masked by interrupt mask registers. When Power Management is enabled, bit[21] in the interrupt cause register
is used as a power management interrupt rather than a doorbell interrupt, see Interrupt section for details.
NOTE: The GT-96100A does not support it’s own power down. It only supports the software capability to
power down the CPU or other on board devices.
Cap. Ptr
Function 0 Header
Offset 0x34
Cap. ID
Null Ptr.
PMC
PMCSR
BSR
Data
Power Management
Capability
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