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參數(shù)資料
| 型號(hào)： | PM8610-BI |
| 元件分類： | 通信、網(wǎng)絡(luò)模塊及開發(fā)工具 |
| 英文描述： | Telecomm/Datacomm |
| 中文描述： | 電信/數(shù)據(jù)通信 |
| 文件頁(yè)數(shù)： | 240/373頁(yè) |
| 文件大?。?/td> | 2042K |
| 代理商： | PM8610-BI |
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SBI Bus Serializer ASSP Telecom Standard Product Data Sheet
Released
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000168, Issue 5
240
RX_XFER_SYNC
Writing a logic 1 to this bit initiates a read sequence from the start of the next
unread
message. The hardware aligns the message read buffer address to the start of the next
unread
message and prefetches the first Dword from the
unread
message buffer so that it is
ready to be read from the WILC Receive FIFO Data registers.
An
unread
message in this context means that the s/w has not read any of the message
payload data by reading the WILC Receive FIFO Data registers.
After the RX XFER SYNC process has been completed successive reads from the Receive
FIFO return the last Dword read from the Receive FIFO and prefetch the next Dword (when
available).
This bit must be written to a logic 1 at the start of a message read sequence.
When multiple complete messages are being read (software knows that there is more than
one message in the FIFO using the RX_MSG_LVL bits) this bit does not need to be written
between individual message reads. It must be written for the 1
st
message.
When software uses a variable length message protocol it may want to abandon reading a
message buffer before reading the entire message buffer of 8 DWords (16 Words). In this
case this bit must be written with a ‘1’ to move the message pointer to the start of the next
message buffer before starting the read of that buffer.
After writing this bit with a logic 1 software should not start reading the FIFO until the
RX_FI_BUSY bit has cleared. In the worst case this will take 4 SYSCLK cycles.
At this point the 1
st
DWORD of the message is available for reading and the CRC_ERR bit
is valid. Software may abandon a CRC errored message without reading the message buffer
by writing this bit with a logic 1 again.
Whenever the RW8D block is not in frame or character alignment, the WILC will be
receiving random data and the WILC receive message FIFO will be filled with this random
data. Once the RW8D is in character alignment and in frame alignment (OCAV and OFAV
in register 0C0H are low), this bit should be written to 16 times before attempting to use the
WILC. This will flush out the receive message FIFO.
On reads this bit always returns the RX_SYNC_DONE status.
RX_SYNC_DONE
This bit indicates the status of an RX_XFER_SYNC operation. When this bit is a logic 1 it
indicates that an RX_XFER_SYNC has been done. S/W should check this bit at the start of
a message read sequence or when attempting to perform a message skip sequence.
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PDF描述 |
|---|---|
| PMD20K120 | TRANSISTOR | BJT | DARLINGTON | NPN | 120V V(BR)CEO | 14A I(C) | TO-3 |
| PMD20K150 | TRANSISTOR | BJT | DARLINGTON | NPN | 150V V(BR)CEO | 14A I(C) | TO-3 |
| PMD20K200 | TRANSISTOR | BJT | DARLINGTON | NPN | 200V V(BR)CEO | 14A I(C) | TO-3 |
| PMD25K120 | High Speed, High Voltage High Side Gate Driver; Package: MSOP; No of Pins: 8; Temperature Range: -40°C to +125°C |
| PMD25K150 | High Speed, High Voltage High Side Gate Driver; Package: SOT; No of Pins: 6; Temperature Range: -40°C to +125°C |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM8610-BIAP | 制造商:PMC 制造商全稱:PMC 功能描述:SBS Telecom Standard Product Data Sheet Preliminary |
| PM8611 | 制造商:PMC 制造商全稱:PMC 功能描述:SBSLITE⑩ Telecom Standard Product Data Sheet Preliminary |
| PM8611-BIAP | 制造商:PMC 制造商全稱:PMC 功能描述:SBSLITE⑩ Telecom Standard Product Data Sheet Preliminary |
| PM862 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PM8620 | 制造商:PMC 制造商全稱:PMC 功能描述:NSE-20G⑩ Standard Product Data Sheet Preliminary |
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