參數(shù)資料
型號(hào)： PM8610-BI
元件分類： 通信、網(wǎng)絡(luò)模塊及開發(fā)工具
英文描述： Telecomm/Datacomm
中文描述： 電信/數(shù)據(jù)通信
文件頁(yè)數(shù)： 342/373頁(yè)
文件大小： 2042K
代理商： PM8610-BI
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SBI Bus Serializer ASSP Telecom Standard Product Data Sheet
Released
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000168, Issue 5
342
14.5 Transmit Serial LVDS Functional Timing
The delay through the SBS is dependent on the operating mode. The timing from the Incoming
Telecom or SBI bus to the LVDS link differs between telecom bus mode and SBI mode. The
timing when in SBI mode is also dependent on whether the SBS is switching at the DS0 level
and above or is switching only at the tributary level. When switching only tributaries in SBI
mode we have the same delay through the SBS as when switching tributaries in telecom bus
mode.
When switching tributaries in SBI mode or when in telecom bus mode the SBS is acting as a
column switch. Due to the presence of FIFOs in the data path, the delay to the various links can
differ by up to 7 SYSCLK cycles. The minimum delay (1109 SYSCLK cycles) is shown in
Figure 34 to be incurred by the transmit working serial data link (TPWRK/TNWRK). This is
equivalent to one row (1080 clock cycles) in a 77.76MHz Telecom Bus structure or SBI336 bus
structure plus 29 clock cycles through the data path. The maximum delay (1116 SYSCLK
cycles) is shown to be incurred by the transmit protection serial data link (TPPROT/TNPROT).
The TC1FP output is provided as a reference to indicate the approximate time the C1 characters
are being output on the serial link. The relative phases in Figure 34 are shown for illustrative
purposes only. Links may have different delays relative the each other than what is shown.
Figure 34 Incoming 77.76MHz Telecom Bus to LVDS Functional Timing
S4,3 / A2
TNWRK/
TPWRK
S1,1 / C1
S2,1 / Z0
TNPROT/
TPPROT
...
Minimum Delay, 1080 + 29 cycles
...
SYSCLK
IPL[1]
Maximum Delay, 1080 + 36 cycles
IC1FP[1]
S1,1 / C1
...
...
TC1FP
Delay IC1FP to TC1FP, 1080 + 35 cycles
S2,1 / Z0
S4,3 / A2
When switching DS0s in SBI mode the delay through the SBS increases. Due to the presence of
FIFOs in the data path, the delay to the various links can differ by up to 7 SYSCLK cycles. The
minimum delay (9749 SYSCLK cycles) is shown in Figure 35 to be incurred by the transmit
working serial data link (TPWRK/TNWRK). This is equivalent to one complete SBI336 frame
(9720 clock cycles) plus 29 clock cycles through the data path. The maximum delay (9756
SYSCLK cycles) is shown to be incurred by the transmit protection serial data link
(TPPROT/TNPROT). The TC1FP output is provided as a reference to indicate the approximate
time the C1 characters are being output on the serial link. The relative phases in Figure 35 are
shown for illustrative purposes only. Links may have different delays relative the each other
than what is shown.multi-frame
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PDF描述
PMD20K120 TRANSISTOR | BJT | DARLINGTON | NPN | 120V V(BR)CEO | 14A I(C) | TO-3
PMD20K150 TRANSISTOR | BJT | DARLINGTON | NPN | 150V V(BR)CEO | 14A I(C) | TO-3
PMD20K200 TRANSISTOR | BJT | DARLINGTON | NPN | 200V V(BR)CEO | 14A I(C) | TO-3
PMD25K120 High Speed, High Voltage High Side Gate Driver; Package: MSOP; No of Pins: 8; Temperature Range: -40°C to +125°C
PMD25K150 High Speed, High Voltage High Side Gate Driver; Package: SOT; No of Pins: 6; Temperature Range: -40°C to +125°C
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PM8611 制造商:PMC 制造商全稱:PMC 功能描述:SBSLITE⑩ Telecom Standard Product Data Sheet Preliminary
PM8611-BIAP 制造商:PMC 制造商全稱:PMC 功能描述:SBSLITE⑩ Telecom Standard Product Data Sheet Preliminary
PM862 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC
PM8620 制造商:PMC 制造商全稱:PMC 功能描述:NSE-20G⑩ Standard Product Data Sheet Preliminary
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