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參數(shù)資料
| 型號： | PM8610-BI |
| 元件分類： | 通信、網(wǎng)絡(luò)模塊及開發(fā)工具 |
| 英文描述： | Telecomm/Datacomm |
| 中文描述： | 電信/數(shù)據(jù)通信 |
| 文件頁數(shù)： | 56/373頁 |
| 文件大小： | 2042K |
| 代理商： | PM8610-BI |
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SBI Bus Serializer ASSP Telecom Standard Product Data Sheet
Released
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000168, Issue 5
56
Table 3 E1/TVT2 Tributary Column Numbering
E1#
SPE1 Column
SPE2 Column
SPE3 Column
SBI Column
1,1
7,28,49,70
19,82,145,208
2,1
7,28,49,70
20,83,146,209
3,1
7,28,49,70
21,84,147,210
1,2
8,29,50,71
22,85,148,211
2,2
8,29,50,71
23,86,149,212
1,21
27,48,69,90
79,142,205,268
2,21
27,48,69,90
80,143,206,269
3,21
27,48,69,90
81,144,207,270
10.1.2
SBI Timing Master Modes
The Scaleable Bandwidth Interconnect is a synchronous bus which is timed to a reference
19.44MHz clock and a 2KHz frame pulse (8KHz is easily derived from the 2KHz and
19.44MHz clock). All sources and sinks of data on this bus are timed to the reference clock and
frame pulse.
The data format on the data bus allows for compensating between clock differences on the PHY,
SBI and Link Layer devices. This is achieved by floating data structures within the SBI format.
Timing is communicated across the SBI bus by floating data structures within the bus. Payload
indicator signals in the SBI control the position of the floating data structure and therefore the
timing. When sources are running faster than the SBI the floating payload structure is advanced
by an octet be passing an extra octet in the V3 octet locations (H3 octet for DS3 and E3
mappings). When the source is slower than the SBI the floating payload is retarded by leaving
the octet after the V3 or H3 octet unused. Both these rate adjustments are indicated by the SBI
control signals.
On the DROP BUS all timing is sourced from the PHY and is passed onto the Link Layer
device by the arrival rate of data over the SBI.
On the ADD BUS timing can be controlled by either the PHY or the Link Layer device by
controlling the payload and by making justification requests. When the Link Layer device is the
timing master the PHY device gets its transmit timing information from the arrival rate of data
across the SBI. When the PHY device is the timing master it signals the Link Layer device to
speed up or slow down with justification request signals. The PHY timing master indicates a
speedup request to the Link Layer by asserting the justification request signal high during the
V3 or H3 octet. When this is detected by the Link Layer it will advance the channel by
inserting data in the next V3 or H3 octet as described above. The PHY timing master indicates
a slowdown request to the Link Layer by asserting the justification request signal high during
the octet after the V3 or H3 octet. When detected by the Link Layer it will retard the channel by
leaving the octet following the next V3 or H3 octet unused. Both advance and retard rate
adjustments take place in the frame or multi-frame following the justification request.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PMD20K120 | TRANSISTOR | BJT | DARLINGTON | NPN | 120V V(BR)CEO | 14A I(C) | TO-3 |
| PMD20K150 | TRANSISTOR | BJT | DARLINGTON | NPN | 150V V(BR)CEO | 14A I(C) | TO-3 |
| PMD20K200 | TRANSISTOR | BJT | DARLINGTON | NPN | 200V V(BR)CEO | 14A I(C) | TO-3 |
| PMD25K120 | High Speed, High Voltage High Side Gate Driver; Package: MSOP; No of Pins: 8; Temperature Range: -40°C to +125°C |
| PMD25K150 | High Speed, High Voltage High Side Gate Driver; Package: SOT; No of Pins: 6; Temperature Range: -40°C to +125°C |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM8610-BIAP | 制造商:PMC 制造商全稱:PMC 功能描述:SBS Telecom Standard Product Data Sheet Preliminary |
| PM8611 | 制造商:PMC 制造商全稱:PMC 功能描述:SBSLITE⑩ Telecom Standard Product Data Sheet Preliminary |
| PM8611-BIAP | 制造商:PMC 制造商全稱:PMC 功能描述:SBSLITE⑩ Telecom Standard Product Data Sheet Preliminary |
| PM862 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PM8620 | 制造商:PMC 制造商全稱:PMC 功能描述:NSE-20G⑩ Standard Product Data Sheet Preliminary |
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