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參數(shù)資料
| 型號： | PM8610-BI |
| 元件分類： | 通信、網(wǎng)絡(luò)模塊及開發(fā)工具 |
| 英文描述： | Telecomm/Datacomm |
| 中文描述： | 電信/數(shù)據(jù)通信 |
| 文件頁數(shù)： | 47/373頁 |
| 文件大小： | 2042K |
| 代理商： | PM8610-BI |
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SBI Bus Serializer ASSP Telecom Standard Product Data Sheet
Released
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000168, Issue 5
47
Pin Name
Type
Pin
No.
AC2
AB3
AA4
AA3
Y3
Function
A[4]
A[3]
A[2]
A[1]
A[0]
and selects between normal and test mode register
accesses. TRS is set high during test mode register
accesses, and is set low during normal mode register
accesses.
ALE
Input
AA23
Address Latch Enable.
The address latch enable
signal (ALE) is active high and latches the address bus
(A[11:0]) when it is set low. The internal address
latches are transparent when ALE is set high. ALE
allows the SBS to interface to a multiplexed
address/data bus. ALE has an integral pull up resistor.
INTB
Open
Drain
Output
N3
Interrupt Request Bar
. The active low interrupt enable
signal (INTB) output goes low when an SBS interrupt
source is active and that source is unmasked. INTB
returns high when the interrupt is acknowledged via an
appropriate register access. INTB is an open drain
output.
General Function (9 Signals)
SYSCLK
Input
D6
SBI System Clock.
The 77MHz SBI reference clock
signal, SYSCLK, is the master clock for the SBS device.
SYSCLK is a 77.76 MHz clock, with a nominal 50%
duty cycle. RC1FP, RDATA[7:0], RDP, RPL, RV5,
RTPL, RTAIS and RJUST_REQ are sampled on the
rising edge of SYSCLK. TC1FP, TDATA[7:0], TDP,
TPL, TV5, TTPL, TAIS and TJUST_REQ are updated
on the rising edge of SYSCLK.
SREFCLK19
Output
B4
19.44MHz SBI Reference Clock.
The19.44MHz SBI
reference clock signal, SREFCLK19, is a reference for
19.44MHz SBI bus and telecom bus interfaces.
SREFCLK19 is a 19.44MHz clock, with a nominal 50%
duty cycle and is generated from the 77.76MHz
SYSCLK.
When the incoming and outgoing buses are running at
19.44MHz, this signal should be tied to SREFCLK.
SREFCLK
Input
C5
SBI Reference Clock.
The SBI reference clock,
SREFCLK, is a reference for the incoming and outgoing
SBI bus and telecom bus interfaces. SREFCLK is
either a 77.76MHz clock with a nominal 50% duty cycle
or a 19.44MHz clock with a nominal 50% duty cycle.
IC1FP, IDATA[4:1][7:0], IDP[4:1], IPL[4:1], IV5[4:1],
ITPL[4:1], ITAIS[4:1] and JUST_REQ[4:1] are sampled
on the rising edge of SREFCLK. OC1FP,
ODATA[4:1][7:0], ODP[4:1], OPL[4:1], OV5[4:1],
OTPL[4:1], OTAIS[4:1] and JUST_REQ[4:1] are
updated on the rising edge of SREFCLK.
When the incoming and outgoing buses are running at
77.76MHz, this signal should be tied to SYSCLK.
When the incoming and outgoing buses are running at
19.44MHz, this signal should be tied to SREFCLK19.
ICMP
Input
C7
Incoming Connection Memory Page.
The incoming
connection memory page select signal, ICMP, controls
the selection of the connection memory page in the
Incoming Memory Switch Unit, IMSU. When ICMP is
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PMD20K120 | TRANSISTOR | BJT | DARLINGTON | NPN | 120V V(BR)CEO | 14A I(C) | TO-3 |
| PMD20K150 | TRANSISTOR | BJT | DARLINGTON | NPN | 150V V(BR)CEO | 14A I(C) | TO-3 |
| PMD20K200 | TRANSISTOR | BJT | DARLINGTON | NPN | 200V V(BR)CEO | 14A I(C) | TO-3 |
| PMD25K120 | High Speed, High Voltage High Side Gate Driver; Package: MSOP; No of Pins: 8; Temperature Range: -40°C to +125°C |
| PMD25K150 | High Speed, High Voltage High Side Gate Driver; Package: SOT; No of Pins: 6; Temperature Range: -40°C to +125°C |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM8610-BIAP | 制造商:PMC 制造商全稱:PMC 功能描述:SBS Telecom Standard Product Data Sheet Preliminary |
| PM8611 | 制造商:PMC 制造商全稱:PMC 功能描述:SBSLITE⑩ Telecom Standard Product Data Sheet Preliminary |
| PM8611-BIAP | 制造商:PMC 制造商全稱:PMC 功能描述:SBSLITE⑩ Telecom Standard Product Data Sheet Preliminary |
| PM862 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| PM8620 | 制造商:PMC 制造商全稱:PMC 功能描述:NSE-20G⑩ Standard Product Data Sheet Preliminary |
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