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參數(shù)資料
| 型號： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號處理器 |
| 文件頁數(shù)： | 105/173頁 |
| 文件大?。?/td> | 2621K |
| 代理商： | DSP16210 |
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Data Sheet
July 2000
DSP16210 Digital Signal Processor
Lucent Technologies Inc.
DRAFT COPY
105
Software Architecture
(continued)
Registers
(continued)
Register Settings
(continued)
Table 64. pllc (Phase-Lock Loop Control) Register
PLL Loop Filter Settings and Lock-In Time
M
pllc[11:8] (LF[3:0])
23—24
1011
21—22
1010
19—20
1001
16—18
1000
12—15
0111
8—11
0110
2—7
0100
15
14
13
ICP
12
11—8
LF[3:0]
7—5
4—0
PLLEN
PLLSEL
Reserved
Nbits[2:0]
Mbits[4:0]
Bit
15
Field
PLLEN
Value
0
1
0
1
1
0
—
0—7 Encodes N, 1
≤
N
≤
8, where N = Nbits[2:0] + 2,
unless Nbits = 111, then N = 1.
4—0 Mbits[4:0] 0—22 Encodes M, 2
≤
M
≤
24, where
M = Mbits[4:0] + 2.
Description
PLL disabled (powered down).
PLL enabled (powered up).
DSP core clock (f
CLK
) taken directly from CKI pin.
DSP core clock (f
CLK
) taken from PLL.
Charge pump current selection—set to one for proper operation.
Reserved—write with zero.
Loop filter setting (see table below.
14
PLLSEL
13
12
ICP
Reserved
LF[3:0]
11—8
7—5 Nbits[2:0]
f
PLL
= f
CKI
x M/2N, where:
f
PLL
is the PLL output frequency.
f
CKI
is the input clock frequency
applied to the CKI pin.
Program M/N
≥
2 (f
PLL
≥
f
CKI
)
Typical Lock-In Time (μs)
30
30
30
30
30
30
30
Lock-in time is the time following assertion of the PLLEN bit of the
pllc
register
during which the PLL output clock is unstable. The DSP must operate from the
CKI input clock or from the slow ring oscillator while the PLL is locking. The
DSP16210 signals completion of the lock-in interval by setting the LOCK flag.
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PDF描述 |
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