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參數(shù)資料
| 型號： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號處理器 |
| 文件頁數(shù)： | 148/173頁 |
| 文件大?。?/td> | 2621K |
| 代理商： | DSP16210 |
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Data Sheet
July 2000
DSP16210 Digital Signal Processor
148
DRAFT COPY
Lucent Technologies Inc.
Timing Characteristics and Requirements
(continued)
External Memory Interface
(continued)
A = number of DSP clock cycles programmed into the
mwait
register (XATIM, YATIM, IATIM) for the access.
Figure 35. External Memory Data Read Timing Diagram (No Delayed Enable)
Table 102. Timing Characteristics for External Memory Access (DENB
= 0)
DENB is replaced with the DENB[2:0] bit of the
ioc
register that corresponds to the memory segment that is accessed. DENB is DENB2 for
the IO segment, DENB1 for the ERAMHI and ERAMLO segments, and DENB0 for the EROM segment.
T = internal clock period (CLK).
Abbreviated
Reference
t127
t128
Parameter
Min
Max
Unit
Enable Width (low to high)
Address Valid (enable low to valid)
(T × A) – 2
—
—
2
ns
ns
Table 103. Timing Requirements for External Memory Read (DENB
= 0)
DENB is replaced with the DENB[2:0] bit of the
ioc
register that corresponds to the memory segment that is accessed. DENB is DENB2 for
the IO segment, DENB1 for the ERAMHI and ERAMLO segments, and DENB0 for the EROM segment.
T = internal clock period (CLK).
Abbreviated
Reference
t129
t130
t150
Parameter
Min
Max
Unit
Read Data Setup (valid to enable high)
Read Data Hold (enable high to hold)
External Memory Access Time (valid to valid)
8.5
0
—
—
—
ns
ns
ns
(T × A) – 10
5-4021(f).d
V
IH
V
IL
DB
CKO
ABV
OH
V
OL
t128
READ ADDRESS
ENABLEV
OH
V
OL
V
OH
V
OL
t127
t129
t130
READ DATA
t150
A
= 3
相關(guān)PDF資料 |
PDF描述 |
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