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參數(shù)資料
| 型號： | DSP16210 |
| 英文描述： | TVS 400W 6.5V UNIDIRECT SMA |
| 中文描述： | DSP16210數(shù)字信號處理器 |
| 文件頁數(shù)： | 156/173頁 |
| 文件大?。?/td> | 2621K |
| 代理商： | DSP16210 |
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Data Sheet
July 2000
DSP16210 Digital Signal Processor
156
DRAFT COPY
Lucent Technologies Inc.
Timing Characteristics and Requirements
(continued)
PHIF16
(continued)
Figure 42. PHIF16 MotorolaMode Signaling (Read and Write) Timing Diagram
Table 113. Timing Requirements for PHIF16 MotorolaMode Signaling (Read and Write)
Abbreviated Reference
t41
t42
t43
t44
t45
t46
t47
t48
t51
t52
Parameter
Min
0
0
4
0
4
0
6
0
10
4
Max
—
—
—
—
—
—
—
—
—
—
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
PDS
to PCSN Setup (valid to low)
PCSN to PDS
Hold (high to invalid)
PRWN to PCSN Setup (valid to low)
PCSN to PRWN Hold (high to invalid)
PSTAT to PCSN Setup (valid to low)
PCSN to PSTAT Hold (high to invalid)
PBSEL to PCSN Setup (valid to low)
PCSN to PBSEL Hold (high to invalid)
PB Write to PCSN Setup (valid to high)
PCSN to PB Write Hold (high to invalid)
PDS is programmable to be active-high or active-low. It is shown active-low in Figure 42. POBE and PIBF may be programmed to be the
opposite logic levels shown in the diagram. t53 and t54 apply to the inverted levels as well as those shown.
PCSN
PDS
PRWN
PBSEL
PSTAT
PB[7:0]
t41
t42
t43
t44
t45
t46
t47
t48
t52
t51
t50
t154
t49
16-bit READ
16-bit WRITE
t43
t44
V
IH–
V
IL–
V
IH–
V
IL–
V
IH–
V
IL–
V
IH–
V
IL–
V
IH–
V
IL–
5-4038(F).a
Note:
This timing diagram shows accesses using the PCSN signal to initiate and complete a transaction. The transactions can also be initi-
ated and completed with the PIDS and PODS signals. An output transaction (read) is initiated by PCSN or PODS going low, whichever
comes last. An output transaction is completed by PCSN or PODS going high, whichever comes first. An input transaction is initiated by
PCSN or PIDS going low, whichever comes last. An input transaction is completed by PCSN or PIDS going high, whichever comes first.
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PDF描述 |
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