參數(shù)資料
型號(hào)： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級(jí)映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 3/606頁
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代理商： TMXF28155
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3
Agere Systems Inc.
Preliminary Data Sheet
May 2001
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
1 Features
(continued)
I
Alarm reporting and performance monitoring per
AT&T, ANSI, ITU-T, and ETSI standards.
I
Facility data link features:
—
HDLC or transparent access for either ESF or
DDS + FDL frame formats.
—
Register/stack access for SLC-96 transmit and re-
ceive data.
—
Extended superframe (ESF): automatic transmis-
sion of the ESF performance report messages
(PRM). Automatic transmission of the ANSI
T1.403 ESF performance report messages. Auto-
matic detection and transmission of the ANSI
T1.403 ESF FDL bit-oriented codes.
—
Register/stack access for all CEPT Sa-bits trans-
mit and receive data.
I
HDLC features:
—
HDLC or transparent mode.
—
Programmable logical channel assignment: any
time slot, any bit for ISDN D-channel, also inserts/
extracts C-channels for V5.1, V5.2 interfaces.
—
64 logical channels in both transmit and receive di-
rection (any framing format).
—
Maximum channel data rate: 64 kbits/s.
—
Minimum channel data rate: 4 kbits/s (DS1-FDL or
E1 Sa bit).
—
128-byte FIFO per channel in both transmit and re-
ceive direction.
—
Tx to Rx loopback supported.
I
System interfaces:
—
Concentration highway interface: Single clock and
frame sync signals; programmable clock rates at
2.048 MHz, 4.096 MHz, 8.192 MHz, and
16.384 MHz; programmable data rates at 2.048
Mbits/s,
4.096 Mbits/s, and 8.192 Mbits/s; programmable
clock edges and bit/byte offsets.
—
Parallel system bus interface at 19.44 MHz for
data and signaling: single clock and frame sync
signals.
—
Time-division multiplex data rate serial interface at
1.544 MHz or 2.048 MHz. Twenty-eight receive
data, clock, and frame sync signals. Twenty-eight
transmit data signals with a global clock and frame
sync.
—
Network serial multiplexed interface minimal pin
count serial interface at 51.84 MHz optimized for
data and IMA applications.
1.11 System Test and Maintenance
I
A variety of loopback modes implemented on
SONET/SDH side as well as on framer level.
I
Built-in test pattern generator and monitor config-
urable for simultaneously testing E1, DS1, DS2, and
DS3 (one channel each).
Microprocessor Interface
I
20-bit address and 16-bit data interface with 16 MHz
to 66 MHz read and write access.
I
Compatible with most industry-standard processors.
Chip Testing and Maintenance
I
IEEE * 1149.1 JTAG boundary scan.
Interface to Other
Agere
ME Devices
Seamless interface to the following
Agere Systems
’
devices:
I
TADM042G5.
* IEEE s a registered trademark of the Institute of Electrical and
Electronics Engineers, Inc.
相關(guān)PDF資料
PDF描述
TMXF84622 TMXF84622 155 Mbits/s/622 Mbits/s Interface SONET/SDH x84/x63 Ultramapper
TN2-L-H-3V SLIM POLARIZED RELAY
TN2-L-H-48V SLIM POLARIZED RELAY
TN2-L-H-4V SLIM POLARIZED RELAY
TN2-L-H-5V SLIM POLARIZED RELAY
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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TMXF281553BAL3C 制造商:Agere 功能描述: 制造商:AGERE 功能描述:
TMXF281553BAL-3C-DB 制造商:LSI Corporation 功能描述:Mapper E1 SONET/SDH 51Mbps/155Mbps 3.3V 456-Pin BGA Bag 制造商:LSI 功能描述:Mapper E1 SONET/SDH 51Mbps/155Mbps 3.3V 456-Pin BGA Bag
TMXF336251BL-3-DB 制造商:LSI Corporation 功能描述:Mapper DS3/E3/DS0/E0 SONET/SDH 155Mbps/622Mbps 1.5V/3.3V 1152-Pin BGA Bag 制造商:LSI 功能描述:Mapper DS3/E3/DS0/E0 SONET/SDH 155Mbps/622Mbps 1.5V/3.3V 1152-Pin BGA Bag
TMXF84622 制造商:AGERE 制造商全稱:AGERE 功能描述:TMXF84622 155 Mbits/s/622 Mbits/s Interface SONET/SDH x84/x63 Ultramapper
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