參數(shù)資料
型號： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 602/606頁
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代理商： TMXF28155
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602
Agere Systems Inc.
TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet
May 2001
26 Applications
(continued)
26.17 Signaling Processor
The signaling processor supports the following modes:
I
Superframe (D4, SLC-96): 2-state, 4-state, and 16-state.
I
VT 1.5 SPE: 2-state, 4-state, and 16-state.
I
Extended superframe: 2-state, 4-state, and 16-state.
I
CEPT: common channel signaling (CCS) (TS-16).
I
Transparent (pass through) signaling.
I
J-ESF handling groups.
Signaling features supported per channel are as follows:
I
Signaling debounce.
I
Signaling freeze.
I
Signaling interrupt upon change of state.
I
Associated signaling mode (ASM).
I
Signaling inhibit.
I
Signaling stomp.
In the DS1 robbed-bit signaling modes, voice and data channels are programmable. The entire payload can be
forced into a data-only (no signaling channels) mode, i.e., transparent mode by programming one control bit.
Signaling access can be through the on-chip signaling registers or the system interface. Data and its associated
signaling information can be accessed through the system in either DS1 or CEPT-E1 modes.
26.18 Facility Data Link (FDL) Processor
The bit-oriented ESF data-link messages defined in ANSI T1.403 are monitored by the receive facility data link unit.
The transmit facility data link unit overrides the FDL-FIFO for the transmission of the bit-oriented ESF data-link
messages defined in ANSI T1.403-1995.
The FDL processor extracts and stores data link bits from three different frame types as follows:
I
D bits and delineator bits from the SLC-96 multi-superframe.
I
Data link bits from DDS frames (bit 6 of time slot 24).
I
Two multiframes of Sa[4:8] bits from time slot 0 in CEPT basic and CRC-4 multiframes.
The respective bits will always be extracted from frame-aligned frames and stored in a stack. The processor will
have control of being alerted to stack updates through the interrupt mask registers.
The transmit FDL block performs the transmission of D bits into SLC-96 superframes, Sa-bits in CEPT frames, and
D bits in DDS frames.
I
In SLC-96 frames, the D and delineator bits are always sourced from this block when the block is enabled for
insertion.
I
In DDS frames, the data link bits are always sourced from this block when this block is enabled for insertion. This
block also provides the capability to transmit BOMs in the data link channel of ESF links.
I
In CEPT frames, the Sa bits are sourced from either the Sa stack within this block or from the system interface.
The data link block only responds with valid data when selected by the Sa source control bits.
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PDF描述
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