參數(shù)資料
型號： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 443/606頁
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代理商： TMXF28155
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Preliminary Data Sheet
May 2001
TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
443
Agere Systems Inc.
19 VT/TU Mapper Functional Description
(continued)
5. If an increment is requested, the pointer bytes, V1 and V2, are programmed with the I-bits inverted. The
pointer action byte, V3, will be programmed to the selected default (microprocessor bit
SMPR_FXD_STFF_DEFLT (
Table 67
)), as well as the byte directly following V3. However, when incrementing
from 139 to 0 for VT2 mapping, the pointer generator sends out NDF-V indication with the correct pointer (0)
instead of the increment indication.
6. If a decrement is requested, the pointer bytes, V1 and V2, will be programmed with the D bits inverted. The
pointer action byte, V3, will be programmed to actual customer data. However, when decrementing from 0 to
139 for VT2 mapping, the pointer generator sends out NDF-V indication with the correct pointer (139) instead
of the decrement indication.
7. The V4 byte will be programmed to the selected overhead default (microprocessor bit SMPR_OH_DEFLT) for
all mappings.
—
If transmit AIS-V is requested, V1~V4 will be forced to 0xFF.
Overhead Byte Generation (V5, J2, Z6/N2, Z7/K4, and O bits).
This portion of the VTGEN logic block will gener-
ate and insert the V5, J2, Z6/N2, and Z7/K4 overhead bytes into the appropriate virtual tributary. O bits are only
accessible in the asynchronous and bit synchronous modes.
V5 Overhead Byte Format/Generation.
The V5 overhead byte will be mapped as defined in
Table 559
.
Table 559. V5 Overhead Byte Format
The following features are supported:
I
When operating in tributary loopback mode (bit VT_LB_SEL[1
—
28] = 1 (
Table 198
)), all bits are simply passed
through transparently.
I
When operating in UPSR mode VT_V5_INS[1
—
28] = 1 (
Table 199
), only a new BIP-2 and signal label is gener-
ated and inserted while all other bits are programmed from the received LOPOH serial access channel storage.
BIP-2 will be automatically calculated and inserted. The signal label is determined based on bits
VT_TX_MAPTYPE[1
—
28][3:0] (
Table 198
) and automatically inserted.
I
AIS-V is forced by setting bit, VT_AIS_INS[1
—
28] (
Table 198
) to a 1. AIS-V consists of overwriting the entire VT,
including V1~4, with all ones.
I
Bits VT_TX_MAPTYPE[1
—
28][3:0] may be programmed to insert an UNEQ-V signal label. See
Table 562, VT
Signal Label Definition on page445
.
I
User-controlled bits VT_BIP2ERR_INS[1
—
28][1:0] (
Table 199
) will force BIP-2 errors for troubleshooting pur-
poses. See
Table 560
below for error insertion modes.
Table 560. BIP-2 Error Insertion Modes
Bit 1
Bit 2
Bit 3
REI-V
Bit 4
RFI-V
Bit 5
Bit 6
Bit 7
Bit 8
RDI-V
BIP-2
SIGNAL LABEL
VT_BIP2ERR_INS[1
—
28][1:0]
(See
Table 199
.)
00
01
10
Action
No BIP-2 errors inserted.
Insert continuous BIP-2 errors.
Insert BIP-2 errors based on microprocessor register bit
SMPR_BER_INSRT (
Table 65
).
No BIP-2 errors inserted.
11
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