參數(shù)資料
型號： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 439/606頁
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代理商： TMXF28155
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Preliminary Data Sheet
May 2001
TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
439
Agere Systems Inc.
19 VT/TU Mapper Functional Description
(continued)
I
Unless bit
VT_
J2TIM_AIS_INH (
Table 181
) is set to a 1,
VT_
J2TIM[1
—
28] will contribute to automatic AIS gen-
eration.
I
Any change in state of
VT_
J2TIM[1
—
28][1
—
16][7:0] will be reported in bit
VT_
J2TIM_D[1
—
28] (
Table 169
).
Unless the
VT_
J2TIM_M[1
—
28] (
Table 173
) mask bit is set,
VT_
J2TIM_D[1
—
28] = 1 will generate an interrupt.
19.12 Receive Signaling (RX_VTSIG)
The RX_VTSIG logic block (in
Figure 39 on page429
) will perform all necessary functions to extract and transmit
the received signaling bits when operating in DS1 byte-synchronous mode. The following features are imple-
mented:
I
The signaling is sent to the appropriate framer link selected by bits VT_RXSIG_CH_SEL[1
—
28][4:0] (
Table 204
).
VT_RXSIG_CH_SEL[1
—
28][4:0] is a necessary duplication of the routing information programmed within the
cross connect (XC) block.
I
When VT_SYNC_PBIT[1
—
28] = 1 (
Table 204 on page168
), the RX_VTSIG block will synchronize to the incom-
ing VT/TU phase indication (P1, P0). Otherwise, VT_LOPS[1
—
28] (
Table 177
) and VT_LOPS_D[1
—
28]
(
Table 169
) will be forced to 0.
I
P-bit phase synchronization (VT_LOPS[1
—
28] = 0) is declared following two consecutive nonerrored multi-
frames (48 frames). Loss of phase synchronization (VT_LOPS[1
—
28] = 1) is declared following the number of
consecutive errored multiframes programmed in bits VT_LOPS_NTIME[3:0] (
Table 182
). Any change in
VT_LOPS[1
—
28] state will be detected and reported to the microprocessor with bit VT_LOPS_D[1
—
28].
I
If the loss of phase synchronization (VT_LOPS[1
—
28] = 1) condition exists and VT_LOPS_AIS_INH = 0, DS1
AIS is transmitted downstream and the signaling bits will be forced to the value in SMPR_OH_DEFLT (
Table 67
)
in the MPU block. Otherwise (VT_LOPS[1
—
28] = 0), the VT_RX_VTSIG logic block will behave as described in
Table 556
below.
I
Unless VT_LOPS_M[1
—
28] (
Table 173
) mask bit is set, VT_LOPS_D[1
—
28] will generate an interrupt.
I
See
Table 556
below for signaling behavior based on the receive status and control.
Table 556. Rx Signaling Behavior per Channel
* If the P1 and P0 bits are not used for phase indication and the F bit is not passed transparently, the F bit is overwritten with the appropriate SF
or ESF framing pattern based on a random starting position. Robbed-bit signaling will not be accessible under such a condition.
When operating in the ESF mode, the Ft bits will be overwritten with the ESF frame and the C and M bits passed transparently.
VT_SYNC_PBIT
[1
—
28]
(
Table 204
)
0
0
0
1
1
1
VT_WR_FBIT
[1
—
28]
(
Table 204
)
0
1
1
1
1
X
VT_SF_ESF
[1
—
28]
(
Table 204
)
X
0*
1
VT_LOPS
[1
—
28]
(
Table 177
)
X
X
X
0
0
1
Action
Pass F-bit transparently.
Overwrite outgoing F bit with ESF pattern.
Overwrite outgoing F bit with SF pattern.
Overwrite outgoing F bit with ESF pattern.
Overwrite outgoing F bit with SF pattern.
Transmit DS1 AIS downstream.
0
1
X
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