參數(shù)資料
型號(hào)： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級(jí)映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁(yè)數(shù)： 496/606頁(yè)
文件大?。?/td> 9520K
代理商： TMXF28155
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TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet
May 2001
496
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
21.13 Receive Signaling Interrupts
There are three interrupts which are maintained in the receive signaling processor, which are located in
FRM_SGR7, receive signaling global register 7 (R/W),
Table 365 on page264
. The three interrupts reflect the sta-
tus of the change of signaling state FIFO. These interrupt bits can be reset based on a clear-on-read protocol,
which is provisioned in the Super Mapper global registers.
I
Threshold overflow interrupt. This bit is set to 1 when the programmed threshold for the FIFO capacity has been
exceeded.
I
Interrupt timer interrupt. This bit is set to 1 when the programmed interrupt timer has expired and there are valid
entries in the FIFO to be processed.
I
FIFO overflow interrupt. This bit is set to 1 when the FIFO overflows.
There are mask bits associated with each of the three interrupt status bits which are located in FRM_SGR7,
receive signaling global register 7 (R/W).
21.13.1 Maintenance of the Change of Signaling State FIFO Status Bits
There is one bit which reflects the status of the change of signaling state FIFO. The location of this status bit is in
FRM_SGR5, receive signaling global register 5 (RO),
Table 363 on page263
.
I
FIFO depth threshold overflow status. This bit is set to 1 when the programmed threshold for the FIFO capacity
has been exceeded.
21.13.2 Maintenance of Handling Group Related Status Bits
There are three bits which reflect the status of the handling groups extracted from the VT mapper interface. There
are four handling groups on each link therefore there will be three copies of the following bits for each link. The
location of these status bits are in FRM_RSLR33, Receive Signaling Link Register 33 (R/W),
Table 374 on
page 269
.
I
Loss of HG alignment. Alignment uses the 0101010 . . . framing pattern and follows the alignment algorithm
shown in
Figure 60 on page497
.
I
AIS detection within each handling group (AIS detection 48 consecutive ones, AIS loss any two zeros).
I
RDI detection within each handling group (RDI detection is the presence of three consecutive zeros in the Sp bit
position).
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PDF描述
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