參數(shù)資料
型號： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 357/606頁
文件大小： 9520K
代理商： TMXF28155
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357
Agere Systems Inc.
Preliminary Data Sheet
May 2001
TMXF28155 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
16 Microprocessor Interface Functional Description
(continued)
5-9040(F)r.3
Figure 19. PM Reset Counter
The PM counter control signal controls the transfer and reset of all performance monitoring registers (collecting
events/statistics). The source of this signal is configurable and can come from external pin (PMRST pin T25), an
internal timer, or be controlled by software, depending on the SMPR_PMMODE[1:0] bits (
Table 67
, bits 9:8),
described as follows:
SMPR_PMMODE[1:0] = 00, 10: PM counter control is sourced from external pin PMRST.
SMPR_PMMODE[1:0] = 01: PM counter control is sourced from internal 1 second timer. Writing a logic one to the
SMPR_PMRESET bit (
Table 65
, bit 8) will reset the timer so that a transition occurs on the internal PM counter
control signal within 10 MPCLK clock cycles. The timer is based on the period of the MPCLK and the programmed
value of the registers in
Table 72
and
Table 73
. Once initially reset and synchronized, the PM counter reset interval
is determined by the combined delay of the programmed registers. The device pin, PMRST, is enabled as an out-
put.
SMPR_PMMODE[1:0] = 11: The PM counter control signal is software controlled. Writing a logic one to the
SMPR_PMRESET bit will cause a PM reset within 10 MPCLK cycle times after writing. This pulse will be
100 cycles high and 100 cycles low at the MPCLK frequency. During this 200 cycle time, writing to PM bit will have
no effect. The device pin, PMRST, is enabled as an output.
5-9931(F)
Figure 20. PM Reset Signal Generation
PM COUNT EVENT
RUNNING
COUNTER
HOLDING
COUNTER
MPU READABLE
MPUCLK
MPU READ HOLDING
REGISTER
(ONE PER BLOCK)
PM COUNT EVENT CLOCK
RESET
PM COUNTER CONTROL
PM COUNTER
BUFFERED
ENABLE
MPUCLK
DELAY
1/2 SECOND
COUNTERS
SMPR_PMRESET_HIGH_COUNT
SMPR_PMRESET_LOW_COUNT
SMPR_PMMODE
(REGISTER SMPR_GCR bits[9:8])
SMPR_PMRESET
(REGISTER SMPR_GTR bit 8)
FREE RUNNING
(SMPR_PMMODE[1:0] = 01)
SOFTWARE CONTROLLED
(SMPR_PMMODE[1:0] = 11)
EXTERNAL
(SMPR_PMMODE[1:0] = 00, 10)
MPUCLK
OUTPUT ENABLED
SMPR_PMMODE[1:0] = 01, 11
OUTPUT DISABLED
SMPR_PMMODE[1:0] = 00, 10
PMRST (TO BLOCKS)
PMRSTO
PMRSTI
MPU BLOCK
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PDF描述
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