參數(shù)資料
型號： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 520/606頁
文件大?。?/td> 9520K
代理商： TMXF28155
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TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
Preliminary Data Sheet
May 2001
520
Agere Systems Inc.
21 28-Channel Framer Block Functional Description
(continued)
I
128 bytes of FIFO buffering for each channel with the ability to interrupt on end of packet (EOP), exceed pro-
grammable FIFO threshold or FIFO overrun.
I
Each channel has independent reset and enable. Reset will reset all state machines, disable the channel, reset
FIFO pointers, and clear pending interrupts. Disabling a channel will reset the state machine but not affect the
FIFO pointers or interrupts.
I
Any channel can be programmed to run from any combination of bits from any one ime slot of either odd or even
(or both) frame numbers of any link.
I
A loopback mode (from transmit HDLC, through HDLC to FIFO) is supported.
I
Channels will not operate if the corresponding link/framer goes out of frame (function is equivalent to channel
disabled).
I
Data is ignored if the link/framer is not in basic frame alignment.
I
Upon selection from the top level, the 128 bytes of FIFO per-channel can be converted into 512 bytes of FIFO,
with a quarter of the channels.
Data received from the receive framer is stored in the appropriate channel receive FIFO. In the HDLC mode, the
receiver also places a status of frame byte in the receive FIFO for every complete frame received. The receive
HDLC channel FIFO register bits FRM_HRCOUNT[9:0] (
Table 446
) report the number of bytes available for this
particular channel since the last byte received by the HDLC receive block regardless of how many bytes were read
by the host. The host loads the data from the RFIFO of the various channels through the microprocessor interface.
5-9029(F)r.1
Figure 65. Transmit HDLC FIFO Block Diagram
21.24.10 Transmit HDLC FIFO Features
I
In transparent mode, simply transform the data to a serial output.
I
In HDLC mode, correctly format and packetize the outgoing data bits.
I
In HDLC mode, sends normal packets (close with flag) or abort packets (via command or absence of data).
I
Provide 128 bytes of FIFO buffering for each channel with ability to interrupt on packet done, below programma-
ble FIFO threshold or underrun (FIFO empty in middle of packet).
I
Each channel has independent reset and enable. Reset will reset all state machines, disable the channel, reset
FIFO pointers, and clear pending interrupts. Disabling a channel will reset the state machine but not affect the
FIFO pointers or interrupts.
TDM TO
CHANNEL
CONVERSION
FIFOs/
INTERRUPTS
CHAN
DATA
ENABLE
TDM BUS
μ
P DATA
μ
P ADDR
μ
P CNTL
HDLC/
PARALLEL-TO-
SERIAL
CHAN
DATA
TYPE
VALID
8
ACK/UNDERFLOW
LOOPEN
TDMEN
CHAN
INTS.
PRM
INFO
1
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PDF描述
TMXF84622 TMXF84622 155 Mbits/s/622 Mbits/s Interface SONET/SDH x84/x63 Ultramapper
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