參數(shù)資料
型號： TMXF28155
英文描述： TMXF28155 Super Mapper 155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
中文描述： TMXF28155超級映射五十一分之一百五十五Mbits /秒的SONET / SDH x28/x21的DS1/E1
文件頁數(shù)： 427/606頁
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代理商： TMXF28155
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Preliminary Data Sheet
May 2001
TMXF28155/51 Super Mapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
427
Agere Systems Inc.
19 VT/TU Mapper Functional Description
(continued)
19.1 VT/TU Mapper Introduction
This section describes the requirements of the SONET/SDH virtual tributary payload mapping block. This block
supports the following mappings:
I
28 asynchronous, byte synchronous, or bit synchronous DS1 signals into seven virtual tributary groups (VTGs).
I
28 asynchronous, byte synchronous, or bit synchronous DS1 signals into seven tributary unit groups (TUG-2s).
I
28 asynchronous, byte synchronous, or bit synchronous J1 signals into seven virtual tributary groups (VTGs).
I
28 asynchronous, byte synchronous, or bit synchronous J1 signals into seven tributary unit groups (TUG-2s).
I
21 asynchronous, byte synchronous, or bit synchronous E1 signals into seven tributary unit groups (TUG-2s).
I
Any valid DS1/E1 combination resulting in mixed VTGs and TUG-2s.
Additionally, this block has two auxiliary channels: one for DS1/E1 signaling insertion and drop, and another for
low-order path overhead (LOPOH) insertion and drop. Control inputs and outputs for each internal block are speci-
fied, along with appropriate control register bit definitions.
19.2 VT/TU Mapper Features
I
Maps T1/E1/J1 into VT/TU structures:
—
T1 into VT1.5/TU-11/TU-12.
—
J1 into VT1.5/TU-11/TU-12.
—
E1 into VT2/TU-12.
I
Supports asynchronous, byte synchronous, and bit synchronous mappings.
I
Supports automatic generation or microprocessor overwrite of one bit RDI and one bit RFI.
I
Supports automatic generation or microprocessor overwrite of enhanced RDI.
I
Supports ADM applications via tributary loopback and tributary pointer processing.
I
Supports unidirectional path switch ring (UPSR) applications via low-order path overhead access channel.
I
Supports five J2 trace identifier modes.
I
Programmable BIP-2 error insertion.
I
Monitors BIP-2 bit error rate.
I
Programmable clear-on-read/clear-on-write registers.
I
Supports automatic AIS generation for downstream devices.
I
VC-BIP-2, VC-REI one second error counters.
I
Programmable saturation or rollover of internal counters.
I
Complies with GR-253-CORE, G.707, T1.105, G.704, G.783, JT-G707, GR-499, ETS 300 417-1-1.
相關(guān)PDF資料
PDF描述
TMXF84622 TMXF84622 155 Mbits/s/622 Mbits/s Interface SONET/SDH x84/x63 Ultramapper
TN2-L-H-3V SLIM POLARIZED RELAY
TN2-L-H-48V SLIM POLARIZED RELAY
TN2-L-H-4V SLIM POLARIZED RELAY
TN2-L-H-5V SLIM POLARIZED RELAY
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參數(shù)描述
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TMXF84622 制造商:AGERE 制造商全稱:AGERE 功能描述:TMXF84622 155 Mbits/s/622 Mbits/s Interface SONET/SDH x84/x63 Ultramapper
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