參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 10/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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APPENDIX E SUMMARY OF PRECAUTIONS
AP-E-2
EPSON
S1C33E07 TECHNICAL MANUAL
Since the control information is placed in RAM, it can be rewritten. However, before rewriting the content
of this information, make sure that no DMA transfer is generated in the channel whose information you are
going to rewrite.
Since the C33 PE Core performs look-ahead operations, do not specify another channel immediately after a
software trigger has invoked a channel.
Be sure to disable the IDMA before setting the chip in SLEEP mode (executing the slp instruction). HALT
mode can be set even if the IDMA is enabled.
SRAM Controller (SRAMC)
The BCLK pin output clock will not be divided regardless of how the BCLK divide-by ratio is set using
BCLK (D0/0x301500); it is always the same as the SRAMC_CLK clock.
BCLK: BCLK Divide Control Bit in the BCLK and Setup Time Control Register (D0/0x301500)
SDRAM Controller (SDRAMC)
If the operating clock (SDCLK) is stopped while the SDRAM is being accessed, a system failure may occur
due to stoppage of the SDRAM operation in uncontrolled status. The following operations stop the SDCLK,
therefore, do not perform these operations when the SDRAM may be accessed.
Setting the S1C33E07 in SLEEP status
Switching the P21 port function from SDCLK output to general-purpose input/output
Disabling the clock supply to the SDRAMC module
Besides the CPU, the DMA controller (when DMA transfer from/to the SDRAM is enabled) and the LCD
controller (when SDRAM is configured as the VRAM for the LCDC) access the SDRAM. In this case,
before performing an above operation, disable the DMA transfer and the LCDC so that the SDRAM will not
be accessed.
Clock Management Unit (CMU)
The clock control registers (0x301B00–0x301B14) are write-protected. Before these registers can be rewritten,
write protection must be removed by writing data 0x96 to the Clock Control Protect Register (0x301B24). Once
write protection is removed, the clock control registers can be written to any number of times until the protect
register is reset to other than 0x96. Note that since unnecessary rewriting of the clock control registers could
lead to erratic system operation, the Clock Control Protect Register (0x301B24) should be set to other than 0x96
unless the clock control registers must be rewritten.
When clock sources are changed, the clock control registers must be set so that the CMU is supplied with
a clock from the selected clock source upon returning from SLEEP mode immediately after the change.
Otherwise, the chip may not restart after return from SLEEP mode.
Furthermore, note that the timer, which generates an oscillation stabilization wait time after the SLEEP
mode is released, operates with the clock after switching over. Be sure to use the correct clock frequency for
calculating the wait time to be set to OSCTM[7:0] (D[15:8]/0x301B14) and TMHSP (D2/0x301B14).
OSCTM[7:0]: OSC Oscillation Stabilization-Wait Timer in the Clock Option Register (D[15:8]/0x301B14)
TMHSP: Stabilization-Wait Timer High-Speed Mode Select Bit in the Clock Option Register (D2/0x301B14)
When SOSC3 (D1/0x301B08) or SOSC1 (D0/0x301B08) is set from 0 to 1 for initiating oscillation by
the oscillator, a finite time is required until the oscillation stabilizes (e.g., 25 ms for OSC3 and 3 seconds
for OSC1 in the S1C33E07). To prevent erratic operation, do not use the oscillator-derived clock until the
oscillation start time stipulated in the electrical characteristics table elapses.
SOSC3: High-speed Oscillation (OSC3) On/Off Control Bit in the System Clock Control Register (D1/0x301B08)
SOSC1: Low-speed Oscillation (OSC1) On/Off Control Bit in the System Clock Control Register (D0/0x301B08)
Immediately after the PLL is started by setting PLLPOWR (D0/0x301B0C) to 1, an output clock stabilization
wait time is required (e.g., 200 s in the S1C33E07). When the clock source for the system is switched over
to the PLL, allow for this wait time after the PLL has turned on.
PLLPOWR: PLL On/Off Control Bit in the PLL Control Register (D0/0x301B0C)
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