參數(shù)資料
型號(hào)： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁(yè)數(shù)： 472/1018頁(yè)
文件大?。?/td> 6970K
代理商： S1C33E07B
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V PERIPHERAL MODULES 3 (INTERFACE): GENERAL-PURPOSE SERIAL INTERFACE (EFSIO)
V-1-6
EPSON
S1C33E07 TECHNICAL MANUAL
V.1.2 Baud-Rate Timer (Setting Baud Rate)
The clock-synchronized master mode and ISO7816 mode use the internal clock for data transfer. Also in the asyn-
chronous mode, the internal clock can be selected as the operating clock. Each channel has a dedicated baud-rate
timer (12-bit programmable timer) built-in to generate this clock. The counter initial value can be set by software,
this makes it possible to program a flexible transfer rate/sampling frequency.
It is not necessary to configure and run the baud-rate timer, when this serial interface is used in the clock-synchro-
nized slave mode or in the asynchronous mode using an external clock.
Data
bus
12-bit reload data register
(BRTRDx)
12-bit down counter
(BRTCDx)
BRTRUNx
Clock generator
Buffer
Underflow
signal
Clock output
SIO_CLK
Baud-rate timer
operating clock
(fBRCLK)
Figure V.1.2.1 Transfer Clock Generation by the Baud-Rate Timer
The baud-rate timer is configured with a 12-bit presettable down counter BRTCDx[11:0] (D[3:0]/0x300Bx9,
D[7:0]/0x300Bx8) and a 12-bit reload data register BRTRDx[11:0] (D[3:0]/0x300Bx7, D[7:0]/0x300Bx6) for set-
ting an initial value to the counter.
BRTCDx[11:8]: Serial I/F Ch.x Baud-rate Timer Counter Data [11:8] Bits in the Serial I/F Ch.x Baud-rate Timer
Counter Data Register (MSB) (D[3:0]/0x300Bx9)
BRTCDx[7:0]: Serial I/F Ch.x Baud-rate Timer Counter Data [7:0] Bits in the Serial I/F Ch.x Baud-rate Timer
Counter Data Register (LSB) (D[7:0]/0x300Bx8)
BRTRDx[11:8]: Serial I/F Ch.x Baud-rate Timer Reload Data [11:8] Bits in the Serial I/F Ch.x Baud-rate Timer
Reload Data Register (MSB) (D[3:0]/0x300Bx7)
BRTRDx[7:0]: Serial I/F Ch.x Baud-rate Timer Reload Data [7:0] Bits in the Serial I/F Ch.x Baud-rate Timer
Reload Data Register (LSB) (D[7:0]/0x300Bx6)
The baud-rate timer uses the MCLK clock supplied from the CMU as the count clock (BRCLK). For details on
how to set and control the MCLK clock, see Section III.1, “Clock Management Unit (CMU).”
This clock can be automatically turned off in HALT mode (see Section V.1.1.4).
The following procedure generates the clock by the baud-rate timer.
1. Set an initial value to the reload data register BRTRDx[11:0] (D[3:0]/0x300Bx7, D[7:0]/0x300Bx6).
2. Set BRTRUNx (D0/0x300Bx5) to 1.
BRTRUNx: Serial I/F Ch.x Baud-rate Timer Run/Stop Control Bit in the Serial I/F Ch.x Baud-rate Timer Control
Register (D0/0x300Bx5)
The baud-rate timer loads the initial value set in the reload data register to the counter when 1 is written to
BRTRUNx (D0/0x300Bx5), and then starts counting down. When the counter underflows, it outputs an underflow
pulse and loads the reload data again to continue counting.
The underflow occurs in the cycle determined by the reload data. The clock generator reverses its output signal lev-
el using the underflow signal to generate a clock with 50% duty ratio and 1/2 the frequency of the underflow signal.
The baud-rate timer should be stopped (set BRTRUNx to 0) when serial communication is not needed to reduce
current consumption.
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