參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 719/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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VIII PERIPHERAL MODULES 6 (LCD): LCD CONTROLLER (LCDC)
S1C33E07 TECHNICAL MANUAL
EPSON
VIII-1-15
VIII
LCDC
FPSHIFT (CLK) signal
The FPSHIFT (CLK) signal polarity for HR-TFT panels can be selected using FPSPOL (D1/0x301A40).
FPSPOL: FPSHIFT Polarity Select Bit in the HR-TFT Special Output Register (D1/0x301A40)
When HR-TFT panel is selected (TFTSEL (D31/0x301A60) = 1), the FPSHIFT (CLK) clock does not stop
even in the horizontal non-display period by the default setting. To stop the FPSHIFT clock during the horizon-
tal non-display period, set FPSMASK (D29/0x301A60) to 1.
FPSMASK: FPSHIFT Mask Enable Bit in the LCDC Display Mode Register (D29/0x301A60)
FPSPOL = 0
FPSMASK = 0
FPSPOL = 1
FPSMASK = 0
FPSPOL = 0
FPSMASK = 1
FPSPOL = 1
FPSMASK = 1
FPDATA[11:0]
TFT_CTL3 (SPL)
FPSHIFT (CLK)
D1
D2
D3
D319 D320
Figure VIII.1.5.3.4 FPSHIFT (CLK) Variations
TFT_CTL1 (CLS) pulse start/stop offset
The TFT_CTL1 (CLS) pulse position and width can be specified in pixel clock cycles. Use CTL1ST[9:0]
(D[9:0]/0x301A44) to set the pulse start position and CTL1STP[9:0] (D[25:16]/0x301A44) to set the pulse stop
position. These values should be specified an offset from the FPLINE pulse start position.
CTL1ST[9:0]: TFT_CTL1 Pulse Start Offset Setup Bits in the TFT_CTL1 Pulse Register (D[9:0]/0x301A44)
CTL1STP[9:0]: TFT_CTL1 Pulse Stop Offset Setup Bits in the TFT_CTL1 Pulse Register (D[25:16]/0x301A44)
By setting this register, the TFT_CTL1 pulse width is set to CTL1STP[9:0] - CTL1ST[9:0] + 1 [Ts].
To program the TFT_CTL1 pulse, CTL1CTL (D3/0x301A40) and PRESET (D2/0x301A40) must be set to 1.
CTL1CTL: TFT_CTL1 Control Bit in the HR-TFT Special Output Register (D3/0x301A40)
PRESET: TFT_CTL0–2 Preset Enable Bit in the HR-TFT Special Output Register (D2/0x301A40)
When CTL1CTL (D3/0x301A40) is set to 0 (default), the TFT_CTL1 pulse is toggled at the FPLINE pulse
start edge.
The TFT_CTL1 and TFT_CTL0 signals can be swapped using CTLSWAP (D0/0x301A40).
TFT_CTL1 pin: CLS output (CTLSWAP = 0), PS output (CTLSWAP = 1)
TFT_CTL0 pin: PS output (CTLSWAP = 0), CLS output (CTLSWAP = 1)
CTLSWAP: TFT_CTL0/TFT_CTL1 Swap Bit in the HR-TFT Special Output Register (D0/0x301A40)
TFT_CTL0 (PS) pulse start/stop offset
The TFT_CTL0 (PS) pulse position and width can be specified in pixel clock cycles. Use CTL0ST[9:0]
(D[9:0]/0x301A48) to set the pulse start position and CTL0STP[9:0] (D[25:16]/0x301A48) to set the pulse stop
position. These values should be specified an offset from the FPLINE pulse start position.
CTL0ST[9:0]: TFT_CTL0 Pulse Start Offset Setup Bits in the TFT_CTL0 Pulse Register (D[9:0]/0x301A48)
CTL0STP[9:0]: TFT_CTL0 Pulse Stop Offset Setup Bits in the TFT_CTL0 Pulse Register (D[25:16]/0x301A48)
By setting this register, the TFT_CTL0 pulse width is set to CTL0STP[9:0] - CTL0ST[9:0] + 1 [Ts].
To program the TFT_CTL0 pulse, PRESET (D2/0x301A40) must be set to 1.
The TFT_CTL1 and TFT_CTL0 signals can be swapped using CTLSWAP (D0/0x301A40).
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