參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 744/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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17頁第1018頁
VIII PERIPHERAL MODULES 6 (LCD): LCD CONTROLLER (LCDC)
S1C33E07 TECHNICAL MANUAL
EPSON
VIII-1-37
VIII
LCDC
0x301A04: Status and Power Save Configuration Register (pLCDC_PS)
Name
Address
Register name
Bit
Function
Setting
Init. R/W
Remarks
–
INTF
–
VNDPF
–
PSAVE1
PSAVE0
D31
D30–8
D7
D6–2
D1
D0
Frame interrupt flag
reserved
Vertical display status
reserved
Power save mode
0
–
1
–
0
R/W
–
R
–
R/W
Reset by writing 1.
0 when being read.
00301A04
(W)
1 Generated 0 Not generated
Status and
power save
configuration
register
(pLCDC_PS)
1
0
1
0
1
0
PSAVE[1:0]
Mode
Normal operation
Doze mode
reserved
Power save mode
1 VNDP
0 VDP
D31
INTF: Frame Interrupt Flag
Indicates the frame interrupt status.
1 (R):
Interrupt is generated
0 (R):
Interrupt is not generated (default)
1 (W):
Flag is reset
0 (W):
Invalid
INTF is set to 1 when a vertical non-display period begins. If INTEN (D0/0x301A00) is set to 1 to en-
able the frame interrupt, the interrupt signal is asserted and the LCDC interrupt cause flag in the ITC is
set to 1. This flag can only be reset by writing 1 to it.
Note: The LCDC does not support the frame interrupt when the TFT interface is selected (TFTSEL
(D31/0x301A60) = 1).
D[30:8]
Reserved
D7
VNDPF: Vertical Display Status Flag
Indicates whether the LCD panel is in a vertical non-display period or not.
1 (R):
Vertical non-display period (default)
0 (R):
Vertical display period
VNDPF is set to 1 during a vertical non-display period, and set to 0 during a vertical display period.
When images must be switched without causing the screen to flicker, it is possible to switch within a
vertical non-display period by reading this bit.
Note: When a TFT LCD panel is used with the S1C33E07 TFT LCD interface selected (TFTSEL
(D31/0x301A60) = 1), this flag may be fixed at 1 in some rare cases depending on the timing.
Refer to Section VIII.1.10, “Precautions,” for how to solve this problem.
D[6:2]
Reserved
D[1:0]
PSAVE[1:0]: Power Save Mode Select Bits
Selects power-save mode.
Table VIII.1.9.2 Settings of Power-Save Modes
PSAVE1
1
0
PSAVE0
1
0
1
0
Mode
Normal operation
Doze mode
Reserved
Power-save mode
(Default: 0b00 = Power-save mode)
The LCD controller is placed in power-save mode by setting PSAVE to 0b00. In this mode, all LCD
signal output pins are dropped low and all operations of the LCD controller, other than accessing of its
control registers and look-up tables are disabled. The LCD controller is taken out of power-save mode
by setting PSAVE to 0b11.
Doze mode is a power-save mode designed for use with built-in RAM type or self-refresh type LCD
panels. In doze mode, the FPDAT and FPSHIFT signals are fixed low so that no access to the display
memory occurs. Although the power-saving effects are not as significant as in power-save mode, this
mode helps reduce the current consumption in the LCD panel while keeping the display on.
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