參數(shù)資料
型號(hào)： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 230/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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III PERIPHERAL MODULES 1 (SYSTEM): CLOCK MANAGEMENT UNIT (CMU)
S1C33E07 TECHNICAL MANUAL
EPSON
III-1-17
III
CMU
III.1.9 Controlling Clock Supply
To reduce power consumption on the chip, a function is provided to turn off clock supply independently for each
functional module.
III.1.9.1 MCLK Clock Supply to Each Module
Table III.1.9.1.1 lists the register bits used for on/off control of MCLK clock supply to the internal modules. The
modules listed here have one controllable clock path, so they can be turned on/off using the corresponding control
bit only. See Sections III.1.9.3 to III.1.9.9 for controlling the LCDC, SDRAMC, SRAMC, GPIO, EFSIO, USB, and
RTC clocks.
Table III.1.9.1.1 MCLK Clock Supply Control Bits
Module
DST RAM (Area 3 RAM)
16-bit timer 5
16-bit timer 4
16-bit timer 3
16-bit timer 2
16-bit timer 1
16-bit timer 0
Extended GPIO/
Misc registers (0x300C41–0x300C4D)
I2S
DCSIO
Watchdog timer
SPI
CARD
A/D converter
ITC
DMAC
Control bit
DSTRAM_CKE
(D3)
TM5_CKE
(D18)
TM4_CKE
(D17)
TM3_CKE
(D16)
TM2_CKE
(D15)
TM1_CKE
(D14)
TM0_CKE
(D13)
EGPIO_MISC_CKE (D12)
I2S_CKE
(D11)
DCSIO_CKE
(D10)
WDT_CKE
(D9)
SPI_CKE
(D6)
CARD_CKE
(D4)
ADC_CKE
(D3)
ITC_CKE
(D2)
DMA_CKE
(D1)
Control register
Gated Clock Control Register 0 (0x301B00)
Gated Clock Control Register 1 (0x301B04)
When initially reset, these control bits are set to 1 (on), with clocks supplied to each module. If any module is
unused, set the corresponding control bit to 0, thus turning the clock for that module off.
Notes: These clocks do not stop in HALT mode. To stop supplying the clock in HALT mode, the control
bit should be set to 0 before executing the halt instruction.
All these clocks stop in SLEEP mode.
The clock supply to any module can only be stopped when the module is not operating or
unused. If clock supply to any module is stopped when the module is being operated or used,
the chip may hang.
III.1.9.2 Automatic Clock Control in HALT Mode
The clocks for the functions listed in Table III.1.9.2.1 can be automatically stopped in HALT mode by setting the
control bits.
Table III.1.9.2.1 Clock Supply Control Bits to Disable in HALT Mode
Function
SDRAMC CPU_AHB bus I/F
CPU_AHB bus control
LCDC_AHB bus control
GPIO input/interrupt control
SRAMC
EFSIO baud rate timer
Misc registers (0x300010–0x300020)
Control bit
SDAPCPU_HCKE (D7)
CPUAHB_HCKE
(D29)
LCDCAHB_HCKE (D28)
GPIONSTP_HCKE (D27)
SRAMC_HCKE
(D26)
EFSIOBR_HCKE (D25)
MISC_HCKE
(D24)
Control register
Gated Clock Control Register 0 (0x301B00)
Gated Clock Control Register 1 (0x301B04)
When initially reset, these control bits are set to 1 (on) to enable clock supply in HALT mode. If any clock is
unused in HALT mode, set the corresponding control bit to 0 (off). The clock supply stops when the CPU enters
HALT mode.
Note: All these clocks stop in SLEEP mode regardless how these control bits are set.
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