參數(shù)資料
型號(hào)： S1C33E07B
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁(yè)數(shù)： 640/1018頁(yè)
文件大?。?/td> 6970K
代理商： S1C33E07B
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VI PERIPHERAL MODULES 4 (PORTS): GENERAL-PURPOSE I/O PORTS (GPIO)
VI-1-8
EPSON
S1C33E07 TECHNICAL MANUAL
Intelligent DMA
The port input interrupt system can invoke an intelligent DMA (IDMA) through the use of its cause of inter-
rupt. This enables the port inputs to be used as a trigger to perform DMA transfer.
The following shows the IDMA channel numbers assigned to each cause of interrupt:
IDMA Ch.
FPT0 input interrupt: 1
FPT8 input interrupt: 38
FPT1 input interrupt: 2
FPT9 input interrupt: 39
FPT2 input interrupt: 3
FPT10 input interrupt: 40
FPT3 input interrupt: 4
FPT11 input interrupt: 41
FPT4 input interrupt: 28
FPT12 input interrupt: 42
FPT5 input interrupt: 29
FPT13 input interrupt: 43
FPT6 input interrupt: 30
FPT14 input interrupt: 44
FPT7 input interrupt: 31
FPT15 input interrupt: 45
For IDMA to be invoked, the IDMA request and IDMA enable bits shown in Table VI.1.4.3.2 must be set to 1
in advance. Transfer conditions, etc. must also be set on the IDMA side in advance.
Table VI.1.4.3.2 Control Bits for IDMA Transfer
System
FPT15
FPT14
FPT13
FPT12
FPT11
FPT10
FPT9
FPT8
FPT7
FPT6
FPT5
FPT4
FPT3
FPT2
FPT1
FPT0
IDMA request bit
RP15(D7/0x3002AC)
RP14(D6/0x3002AC)
RP13(D5/0x3002AC)
RP12(D4/0x3002AC)
RP11(D3/0x3002AC)
RP10(D2/0x3002AC)
RP9(D1/0x3002AC)
RP8(D0/0x3002AC)
RP7(D7/0x300293)
RP6(D6/0x300293)
RP5(D5/0x300293)
RP4(D4/0x300293)
RP3(D3/0x300290)
RP2(D2/0x300290)
RP1(D1/0x300290)
RP0(D0/0x300290)
IDMA enable bit
DEP15(D7/0x3002AE)
DEP14(D6/0x3002AE)
DEP13(D5/0x3002AE)
DEP12(D4/0x3002AE)
DEP11(D3/0x3002AE)
DEP10(D2/0x3002AE)
DEP9(D1/0x3002AE)
DEP8(D0/0x3002AE)
DEP7(D7/0x300297)
DEP6(D6/0x300297)
DEP5(D5/0x300297)
DEP4(D4/0x300297)
DEP3(D3/0x300294)
DEP2(D2/0x300294)
DEP1(D1/0x300294)
DEP0(D0/0x300294)
If the IDMA request and enable bits are set to 1, IDMA is invoked through generation of a cause of interrupt.
No interrupt request is generated at that point. An interrupt request is generated after the DMA transfer is com-
pleted. The registers can also be set so as not to generate an interrupt, with only DMA transfers performed.
For details on IDMA transfers and interrupt control upon completion of IDMA transfer, refer to Section II.2,
“Intelligent DMA (IDMA).”
Trap vectors
The trap-vector address of each input default cause of interrupt is set as follows:
FPT0 input interrupt: 0xC00040
FPT7 input interrupt: 0xC0011C
FPT1 input interrupt: 0xC00044
FPT8 input interrupt: 0xC00150
FPT2 input interrupt: 0xC00048
FPT9 input interrupt: 0xC00154
FPT3 input interrupt: 0xC0004C
FPT10 input interrupt: 0xC00158
FPK0 input interrupt: 0xC00050
FPT11 input interrupt: 0xC0015C
FPK1 input interrupt: 0xC00054
FPT12 input interrupt: 0xC00160
FPT4 input interrupt: 0xC00110
FPT13 input interrupt: 0xC00164
FPT5 input interrupt: 0xC00114
FPT14 input interrupt: 0xC00168
FPT6 input interrupt: 0xC00118
FPT15 input interrupt: 0xC0016C
The base address of the trap table can be changed using the TTBR register.
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