參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 857/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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18頁
IX PERIPHERAL MODULES 7 (USB): USB FUNCTION CONTROLLER (USB)
S1C33E07 TECHNICAL MANUAL
EPSON
IX-1-69
IX
USB
0x30093A: EP0ControlIN (EP0 Control IN)
Name
Address
Register name
Bit
Setting
Init. R/W
Remarks
D7
D6
D5
D4
D3
D2
D1
D0
–
0
–
0
–
R/W
–
R
R/W
0 when being read.
0030093A
(B)
1 Enable short packet
0 Do nothing
–
Toggle sequence bit
EP0ControlIN
(EP0 control
IN)
1 Set toggle sequence bit
0 Do nothing
1 Clear toggle sequence bit
0 Do nothing
1 Force NAK
0 Do nothing
1 Force STALL
0 Do nothing
–
EnShortPkt
–
ToggleStat
ToggleSet
ToggleClr
ForceNAK
ForceSTALL
This register sets the operations related to the IN transaction of the endpoint EP0 and displays their status.
D7
Reserved
D6
EnShortPkt
Setting this bit to 1 enables to send the data within the FIFO that is less than the quantity specified
for the MaxPacketSize, as a short packet for the IN transaction of the endpoint EP0. When the IN
transaction that transmitted short packets completes, this bit is automatically set to 0 (to be cleared).
When a packet of the max packet size is transmitted, this bit is not cleared.
If this bit is set to 1 when the FIFO has no data, a zero-length packet can be transmitted for the IN token
from the host. If the data is written into the FIFO that is in the transmission process with the packet to
which this bit is set, that data may be included in transmission. Therefore, do not write into the FIFO
until the packet transmission completes and this bit is cleared.
D5
Reserved
D4
ToggleStat
Shows the status of the toggle sequence bit in the IN transaction of the endpoint EP0.
D3
ToggleSet
Sets the toggle sequence bit in the IN transaction of the endpoint EP0, to 1.
D2
ToggleClr
Sets the toggle sequence bit in the IN transaction of the endpoint EP0, to 0 (clear).
D1
ForceNAK
If this bit is set to 1, the NAK response is done for the IN transaction of the endpoint EP0, regardless of
the FIFO data quantity.
When the RcvEP0SETUP bit of the MainIntStat register is set to 1 after completion of the setup stage,
this bit is set to 1, and this bit cannot be set to 0 (to be cleared) as long as the RcvEP0SETUP bit is 1.
When the IN transaction that transmitted short packets completes, this bit is set to 1.
When a transaction has been being done for a certain period of time, the setting of this bit will be
enabled from the next transaction.
D0
ForceSTALL
If this bit is set to 1, the STALL response is done for the IN transaction of the endpoint EP0. This bit
has a priority over the setting of the ForceNAK bit.
When the RcvEP0SETUP bit of the MainIntStat register is set to 1 after completion of the setup stage,
this bit is set to 0 (to be cleared), and this bit cannot be set to 1 as long as the RcvEP0SETUP bit is 1.
When a transaction has been being done for a certain period of time, the setting of this bit will be
enabled from the next transaction.
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PDF描述
S2973 PIN PHOTO DIODE
S29AL004D90SFI013 256K X 16 FLASH 3V PROM, 90 ns, PDSO48
S29AL008D90MAIR23 8 Megabit (1 M x 8-Bit/512 K x 16-Bit) CMOS 3.0 Volt-only Boot Sector Flash Memory
S29AL008D90MAN012 Ceramic Chip Capacitors / High Voltage; Capacitance [nom]: 150pF; Working Voltage (Vdc)[max]: 500V; Capacitance Tolerance: +/-1%; Dielectric: Multilayer Ceramic; Temperature Coefficient: C0G (NP0); Lead Style: Surface Mount Chip; Lead Dimensions: 0805; Termination: Tin (Sn) Plated Nickel Barrier; Body Dimensions: 0.079" x 0.049"; Container: Bulk; Features: High Voltage; Unmarked
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