參數(shù)資料
型號(hào)： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 153/1018頁
文件大小： 6970K
代理商： S1C33E07B
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17頁第1018頁
II BUS MODULES: SRAM CONTROLLER (SRAMC)
S1C33E07 TECHNICAL MANUAL
EPSON
II-3-5
II
SRAMC
Table II.3.3.2.2 Bus Control Signal Pins Used in A0 and BSL Modes
Pin name
#CEx
#RD
A0/#BSL
#WRL/#WR
#WRH/#BSH
A0 (default)
#CEx
#RD
Unused
#WRL
#WRH
BSL
#CEx
#RD
#BSL
#WR
#BSH
Device size
Use CExSIZE[1:0] (0x301508) to select a device size.
CE4SIZE[1:0]: #CE4 Device Size Select Bits in the Device Size Setup Register (D[1:0]/0x301508)
CE5SIZE[1:0]: #CE5 Device Size Select Bits in the Device Size Setup Register (D[3:2]/0x301508)
CE6SIZE[1:0]: #CE6 Device Size Select Bits in the Device Size Setup Register (D[5:4]/0x301508)
CE7SIZE[1:0]: #CE7 Device Size Select Bits in the Device Size Setup Register (D[7:6]/0x301508)
CE8SIZE[1:0]: #CE8 Device Size Select Bits in the Device Size Setup Register (D[9:8]/0x301508)
CE9SIZE[1:0]: #CE9 Device Size Select Bits in the Device Size Setup Register (D[11:10]/0x301508)
CE11SIZE[1:0]: #CE11 Device Size Select Bits in the Device Size Setup Register (D[15:14]/0x301508)
Table II.3.3.2.3 Selection of Device Sizes
CExSIZE1
1
0
CExSIZE0
1
0
1
0
Device size
Reserved
8 bits
16 bits
Reserved
Connected data bus
–
D[7:0]
D[15:0]
–
At an initial reset, the device size is initialized to 16 bits.
Note: The device size of the #CE10 area is determined by the contents in address 0xC00000 at system
boot. The device size is set to 16 bits when the LSB of the 0xC00000 contents is 0 or 8 bits when
it is 1.
Static wait cycle
If the number of static wait cycles is specified, the chip enable and read/write signals are always prolonged for
the number of specified cycles when the area is accessed. Set up the wait cycle according to the specifications
of the device connected to the area using CExWAIT[2:0] (0x301504).
CE4WAIT[2:0]: Number of #CE4 Static Wait Cycles Setup Bits in the Wait Control Register (D[2:0]/0x301504)
CE5WAIT[2:0]: Number of #CE5 Static Wait Cycles Setup Bits in the Wait Control Register (D[6:4]/0x301504)
CE6WAIT[2:0]: Number of #CE6 Static Wait Cycles Setup Bits in the Wait Control Register (D[10:8]/0x301504)
CE7WAIT[2:0]: Number of #CE7 Static Wait Cycles Setup Bits in the Wait Control Register (D[14:12]/0x301504)
CE8WAIT[2:0]: Number of #CE8 Static Wait Cycles Setup Bits in the Wait Control Register (D[18:16]/0x301504)
CE9WAIT[2:0]: Number of #CE9 Static Wait Cycles Setup Bits in the Wait Control Register (D[22:20]/0x301504)
CE10WAIT[2:0]: Number of #CE10 Static Wait Cycles Setup Bits in the Wait Control Register (D[26:24]/0x301504)
CE11WAIT[2:0]: Number of #CE11 Static Wait Cycles Setup Bits in the Wait Control Register (D[30:28]/0x301504)
Table II.3.3.2.4 Setting the Static Wait Cycle
CExWAIT2
1
0
Number of wait cycles
7 cycles
6 cycles
5 cycles
4 cycles
3 cycles
2 cycles
1 cycle
No wait cycle
CExWAIT1
1
0
1
0
CExWAIT0
1
0
1
0
1
0
1
0
At initial reset, the static wait conditions for all external areas are set to 7 cycles.
The area to which an SRAM device is connected allows dynamic wait control using the #WAIT pin in addition
to the static wait control.
For details of bus cycle operation including wait cycles, see Section II.3.6, “Bus Access Timing Chart.”
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