參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 18/1018頁
文件大小： 6970K
代理商： S1C33E07B
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APPENDIX E SUMMARY OF PRECAUTIONS
S1C33E07 TECHNICAL MANUAL
EPSON
AP-E-9
AP
Notes
When the 16-bit timer 0 compare match B signal is used as a trigger factor, the division ratio of the prescaler
in the 16-bit timer module must not be set to MCLK/1.
When using an external trigger to start A/D conversion, the low period of the trigger signal to be applied to
the #ADTRG pin must be two or more CPU operating clock cycles. Furthermore, return the #ADTRG input
level to high within 20 cycles of the A/D input clock set. Otherwise, it will be detected as the trigger for the
next A/D conversion.
Software controllable pull-up resistors are provided for the input ports. Disable the pull-up resistors of the
ports used for analog inputs.
When in break mode during ICD-based debugging, the operating clock for the A/D converter is turned off
due to the internal chip design. Therefore, the A/D converter stops operating and registers cannot be accessed
for write (but can be accessed for read).
LCD Controller (LCDC)
The LCDC clock supply cannot be stopped while the LCD displays a screen. Before the LCDC clock supply
can be stopped, the LCDC must enter power save mode.
When using an STN panel, the registers for setting the HR-TFT timing parameters must be set to 0x0.
Display addresses and positions are specified with a word boundary address or in word units, therefore the
Main Window Line Address Offset Register (D[9:0]/0x301A74) must be set to a multiple of (32 bits
÷ bpp).
Depending on the LCD horizontal resolution and the bpp mode selected, it may be necessary to reserve
a larger image area than the LCD panel resolution and set the appropriate line address offset even if the
application does not need a lager image than the LCD panel to be displayed.
For example, if the LCD width and image width are 240 pixels in 1-bpp mode,
Line address offset = 240
× 1 / 32 = 7.5 [words]
In this case, MWLADR[9:0] (D[9:0]/0x301A74) must be set to 8. Furthermore, the image must be prepared
in 256 (8
× 32) pixels wide.
MWLADR[9:0]: Main Window Line Address Offset Bits in the Main Window Line Address Offset Register
(D[9:0]/0x301A74)
When a TFT LCD panel is used with the S1C33E07 TFT LCD interface selected (TFTSEL (D31/0x301A60)
= 1), the VNDPF flag (D7/0x301A04) may be fixed at 1 (vertical non-display period) in some rare cases
depending on the timing. This means that the flag cannot normally indicate the vertical display and vertical
non-display periods in the TFT interface.
TFTSEL: HR-TFT Panel Select Bit in the LCDC Display Mode Register (D31/0x301A60)
VNDPF: Vertical Display Status Flag in the Status and Power Save Configuration Register (D7/0x301A04)
How to solve this problem
For example, when the application needs to know a vertical non-display period to perform the following
processing (switching the system clock in a vertical non-display period):
(1) The system clock is 60 MHz (using the PLL) and the TFT LCD is displaying.
(2) The program detects a vertical non-display period and switches the system clock to 12 MHz while
keeping the TFT LCD displayed.
(3) The program sets the CPU to enter HALT mode.
To realize the above processing, use the following procedure to detect a vertical non-display period:
(1) The system clock is 60 MHz (using the PLL) and the TFT LCD is displaying.
(2) Set the Clock Control Register of a 16-bit timer.
(3) Set the Comparison Data B Setup Register of the 16-bit timer.
(4) Clear the 16-bit timer compare-match B interrupt flag.
(5) Detect the FPFRAME signal by reading the data register of the I/O port that has been configured for
the FPFRAME output and run the 16-bit timer when the FPFRAME signal is asserted (high level is
detected when FPFRAME is configured to high active, or low level is detected when it is configured to
low active).
(6) Detect that the 16-bit timer compare-match B interrupt flag is set (it means that a vertical non-display
period is detected).
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