參數(shù)資料
型號(hào)： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁(yè)數(shù)： 239/1018頁(yè)
文件大?。?/td> 6970K
代理商： S1C33E07B
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III PERIPHERAL MODULES 1 (SYSTEM): CLOCK MANAGEMENT UNIT (CMU)
S1C33E07 TECHNICAL MANUAL
EPSON
III-1-25
III
CMU
III.1.11.3 Precautions
Interrupt
The standby mode is released by an interrupt from the ITC, NMI, or reset. Note that the ITC must be
configured so that the interrupt to be used for releasing the standby mode can be generated to the CPU. When
the clock has not been supplied to the ITC, the interrupt signal from the interrupt source that has been enabled
to interrupt is passed through the ITC and is input to the CMU. This signal is used to release the standby mode
and to start supplying clocks. The ITC can operate with the supplied clock in HALT mode, so the cause-of-
interrupt flag is set immediately after the interrupt source asserts the interrupt signal and the ITC requests an
interrupt to the CPU without a delay. In SLEEP mode, the ITC will be able to set the cause-of-interrupt flag
and to request an interrupt to the CPU after the CMU starts supplying the clock to the ITC. Therefore, the delay
in the interrupt request to the CPU after waking up from SLEEP mode may cause the CPU to execute a few
instructions that follows the slp instruction before the CPU executes the interrupt processing. Moreover, if the
interrupt source deasserts the interrupt signal before the CMU starts supplying the clock to the ITC, an interrupt
does not occur since the cause-of-interrupt flag is not set. The IE and IL[3:0] bits in the CPU's PSR register do
not affect the releasing of standby mode by an interrupt. For example, by setting the ITC to enable the interrupt
used for releasing and setting the IE bit to disable interrupts, the CPU can wake up from SLEEP mode without
an interrupt processing.
Oscillator circuits
When OSC3 oscillation is set to stop during SLEEP mode, the OSC3 oscillator circuit starts oscillating upon
exiting SLEEP mode. This is because the high-speed (OSC3) oscillator circuit requires a finite time before its
oscillation stabilizes after starting operation. To restart the CPU using the OSC3 or PLL as the source clock,
OSCTM[7:0] (D[15:8]/0x301B14) and TMHSP (D2/0x301B14) must be properly set so that the CPU starts
operating after this oscillation stabilization time elapses. When using the PLL, note that the PLL requires a
lock-in time (e.g., 200 s in the S1C33E07) after OSC3 oscillation has stabilized. The oscillation start time of
the high-speed (OSC3) oscillator circuit varies with the device used, board patterns, and operating environment.
Therefore, the set time above should have a sufficient allowance.
Bus and DMA
When in standby mode, the bus module stops operating after the bus cycle in progress is completed. All chip
enable signals become inactive.
In HALT mode, the SRAMC is active, so the bus clock signals can be output and the DMA can also be run.
In SLEEP mode, the SRAMC is inactive, so no bus clock signals are output, nor is the DMA active.
Be sure to disable the HSDMA and IDMA before setting the chip in SLEEP mode (executing the slp
instruction). HALT mode can be set even if the HSDMA and/or IDMA are enabled.
Switching over the clock sources
Use the automatic SLEEP cancellation function when executing the slp instruction for switching over the clock
sources. When the SLEEP mode is cancelled, the OSC oscillation start wait timer that has been configured
using OSCTM[7:0] (D[15:8]/0x301B14) starts operating with the clock source after switch over. Use the
switched clock frequency for calculating the oscillation wait time.
Other
The status of the core CPU registers and input/output ports are retained even during standby mode. The contents
of the control and data registers in internal peripheral circuits are also basically retained, but some contents are
altered upon entering SLEEP mode. See the description of each peripheral circuit.
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