參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 517/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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18頁
V PERIPHERAL MODULES 3 (INTERFACE): GENERAL-PURPOSE SERIAL INTERFACE (EFSIO)
S1C33E07 TECHNICAL MANUAL
EPSON
V-1-47
V
EFSIO
0x300B04–0x300B24: Serial I/F Ch.x IrDA Registers (pEFSIFx_IRDA)
Name
Address
Register name
Bit
Function
Setting
Init. R/W
Remarks
SRDYCTLx
FIFOINTx1
FIFOINTx0
DIVMDx
IRTLx
IRRLx
IRMDx1
IRMDx0
D7
D6
D5
D4
D3
D2
D1
D0
Ch.x #SRDY control
Ch.x receive buffer full interrupt
timing
Ch.x async. clock division ratio
Ch.x IrDA I/F output logic inversion
Ch.x IrDA I/F input logic inversion
Ch.x interface mode select
0
X
R/W
Writing is disabled
when SIOADV
(D0/0x300B4F) = "0".
Valid only in
asynchronous mode.
00300B04
|
00300B24
(B)
1 1/8
0 1/16
1 High mask 0 Normal
1 Inverted
0 Direct
1 Inverted
0 Direct
Serial I/F Ch.x
IrDA register
(pEFSIFx_IRDA)
IRMDx[1:0]
I/F mode
reserved
IrDA 1.0
reserved
General I/F
11
10
01
00
11
10
01
00
FIFOINTx[1:0] Receive level
4
3
2
1
Note: The letter ‘x’ in bit names, etc., denotes a channel number from 0 to 2.
0x300B04
Serial I/F Ch.0 IrDA Register (pEFSIF0_IRDA)
0x300B14
Serial I/F Ch.1 IrDA Register (pEFSIF1_IRDA)
0x300B24
Serial I/F Ch.2 IrDA Register (pEFSIF2_IRDA)
D7
SRDYCTLx: Serial I/F Ch.x #SRDY Control Bit
Selects a control method for the #SRDYx signal.
1 (R/W): High mask mode
0 (R/W): Normal output (default)
When SRDYCTLx is set to 0, the #SRDYx signal is controlled normally and indicates ready to receive
even if the receive data buffer is full. When SRDYCTLx is set to 1, high-mask mode is selected. The
following shows the #SRDYx controls in clock-synchronized slave mode and master mode:
Clock-synchronizes slave mode
When the receive data buffer is full, the #SRDYx signal is forcibly fixed at high in order to suspend data
transfer from the master device until the data in the buffer is read.
Clock-synchronized master mode
When the receive data buffer is full, the #SRDYx signal (low) from the slave device is ignored and the
serial interface stops outputting the #SCLKx signal until the buffer data is read.
The high mask mode can avoid overrun errors.
When the receive data buffer is not full, normal receive operations are performed even if this function is
enabled.
In asynchronous mode and ISO7816 mode, this bit is ignored as they do not use the #SRDYx signal.
Note: This bit can be rewritten only when SIOADV (D0/0x300B4F) is set to 1 (advanced mode).
D[6:5]
FIFOINTx[1:0]: Serial I/F Ch.x Receive Buffer Full Interrupt Timing Select Bits
Sets the number of data in the receive data buffer to generate a receive-buffer full interrupt.
Table V.1.8.4 Number of Receive Data Buffer
FIFOINTx1
1
0
FIFOINTx0
1
0
1
0
Receive level
4
3
2
1
(Default: 0b00)
Writing 0–3 to FIFOINTx[1:0] sets the number of data to 1–4. When the number of data in the receive
data buffer reaches the number specified here, the receive-buffer full interrupt cause flag FSRXx are set
to 1.
Note: This bit can be rewritten only when SIOADV (D0/0x300B4F) is set to 1 (advanced mode).
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