參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 272/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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17頁第1018頁
III PERIPHERAL MODULES 1 (SYSTEM): INTERRUPT CONTROLLER (ITC)
III-2-2
EPSON
S1C33E07 TECHNICAL MANUAL
IDMA
Ch.
–
23
24
–
25
26
–
27
–
28
29
30
31
–
33
–
34
35
–
36
37
–
38
39
40
41
42
43
44
45
–
46
–
Priority
High
↑
↓
Low
Vector number
(Hex address)
56(Base+E0)
57(Base+E4)
58(Base+E8)
59
60(Base+F0)
61(Base+F4)
62(Base+F8)
63(Base+FC)
64(Base+100)
65(Base+104)
66–67
68(Base+110)
69(Base+114)
70(Base+118)
71(Base+11C)
72(Base+120)
73(Base+124)
74–75
76(Base+130)
77(Base+134)
78(Base+138)
79–80
81(Base+144)
82(Base+148)
83
84(Base+150)
85(Base+154)
86(Base+158)
87(Base+15C)
88(Base+160)
89(Base+164)
90(Base+168)
91(Base+16C)
92–93
94(Base+178)
95–107
Exception/interrupt name
(peripheral circuit)
Serial interface Ch.0
reserved
Serial interface Ch.1
A/D converter
RTC
reserved
Port input interrupt 4
Port input interrupt 5
Port input interrupt 6
Port input interrupt 7
reserved
LCDC
reserved
Serial interface Ch.2
reserved
SPI
reserved
Port input interrupt 8
SPI
Port input interrupt 9
USB PDREQ
Port input interrupt 10
USB
Port input interrupt 11
DCSIO
Port input interrupt 12
Port input interrupt 13
Port input interrupt 14
Port input interrupt 15
reserved
I2S interface
reserved
Cause of exception/interrupt
Receive error
Receive buffer full
Transmit buffer empty
–
Receive error
Receive buffer full
Transmit buffer empty
Result out of range (upper-limit and lower-limit)
End of conversion
1/64 second, 1 second, 1 minuet, or 1 hour
count up
–
Edge (rising or falling) or level (High or Low)
–
End of frame
–
Receive error
Receive buffer full
Transmit buffer empty
–
Receive DMA request
Transmit DMA request
–
Edge (rising or falling) or level (High or Low)
SPI interrupt (D[1:0]/0x3003C4 = 0x10)
Edge (rising or falling) or level (High or Low)
USB DMA request (D[3:2]/0x3003C4 = 0x10)
Edge (rising or falling) or level (High or Low)
USB interrupt (D[5:4]/0x3003C4 = 0x10)
Edge (rising or falling) or level (High or Low)
DCSIO interrupt (D[7:6]/0x3003C4 = 0x10)
Edge (rising or falling) or level (High or Low)
–
I2S FIFO empty
–
IDMA Ch.19–22, 32, 47–53 are reserved.
Contents of table
“Vector number (Address)” indicates the trap table's vector number. The numerals in parentheses show an
offset (in bytes) from the starting address (Base) of the trap table. The starting address (Base) of the trap table
by default is the boot address, 0xC00000 set at an initial reset. This address can be changed using the TTBR
register.
“Exception/interrupt name (peripheral circuit)” indicates that interrupt levels can be programmed for each
peripheral circuit written.
“Cause of exception/interrupt” indicates the cause of the interrupt occurring in each interrupt system.
“IDMA Ch.” indicates that a cause of interrupt which has a numeric value in this column can start up the
intelligent DMA (IDMA) to transfer data when a cause of interrupt occurs. The numeric value indicates the
IDMA's channel number. Causes of interrupt that do not have a numeric value here cannot start up the IDMA.
“Priority” indicates the priority of interrupts in cases when all interrupt systems are set to the same interrupt
level. If two or more causes of interrupt occur simultaneously, interrupt requests are accepted in order of highest
priority. Interrupt priority varies depending on the interrupt levels set in each interrupt system. However, the
priorities of causes of interrupt in the same interrupt system are fixed in the order that they are written here.
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