參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 268/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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III PERIPHERAL MODULES 1 (SYSTEM): CLOCK MANAGEMENT UNIT (CMU)
III-1-50
EPSON
S1C33E07 TECHNICAL MANUAL
III.1.15 Precautions
Precautions regarding clock control
The clock control registers (0x301B00–0x301B14) are write-protected. Before these registers can be rewritten,
write protection must be removed by writing data 0x96 to the Clock Control Protect Register (0x301B24). Once
write protection is removed, the clock control registers can be written to any number of times until the protect
register is reset to other than 0x96. Note that since unnecessary rewriting of the clock control registers could lead to
erratic system operation, the Clock Control Protect Register (0x301B24) should be set to other than 0x96 unless the
clock control registers must be rewritten.
When clock sources are changed, the clock control registers must be set so that the CMU is supplied with a clock
from the selected clock source upon returning from SLEEP mode immediately after the change. Otherwise, the
chip may not restart after return from SLEEP mode.
Furthermore, note that the timer, which generates an oscillation stabilization wait time after the SLEEP mode is
released, operates with the clock after switching over. Be sure to use the correct clock frequency for calculating
the wait time to be set to OSCTM[7:0] (D[15:8]/0x301B14) and TMHSP (D2/0x301B14).
When SOSC3 (D1/0x301B08) or SOSC1 (D0/0x301B08) is set from 0 to 1 for initiating oscillation by the
oscillator, a finite time is required until the oscillation stabilizes (e.g., 25 ms for OSC3 and 3 seconds for OSC1
in the S1C33E07). To prevent erratic operation, do not use the oscillator-derived clock until the oscillation start
time stipulated in the electrical characteristics table elapses.
Immediately after the PLL is started by setting PLLPOWR (D0/0x301B0C) to 1, an output clock stabilization
wait time is required (e.g., 200 s in the S1C33E07). When the clock source for the system is switched over to
the PLL, allow for this wait time after the PLL has turned on.
The frequency multiplication rate of the PLL that can be set depends on the upper-limit operating clock
frequency (90 MHz) and the OSC3 oscillation frequency. When setting the frequency multiplication rate, be sure
not to exceed the upper-limit operating clock frequency.
The PLL can only be set up when the PLL is turned off (PLLPOWR (D0/0x301B0C) = 0) and the clock source
is other than the PLL (OSCSEL[1:0] (D[3:2]/0x301B08) = 0–2). If settings are changed while the system is
operating with the PLL clock, the system may operate erratically.
Precautions regarding reset input
Even if the #RESET pin is pulled low (= 0), the chip may not be reset unless supplied with a clock. To reset the
chip for sure, #RESET should be held low for at least 3 OSC3 clock cycles. However, the input/output port pins
will be initialized by reset regardless of whether the chip is supplied with a clock.
The oscillation start time of the high-speed (OSC3) oscillator circuit varies with the device used, board patterns,
and operating environment. Therefore, a sufficient time should be provided before the reset signal is deasserted.
Precautions regarding NMI input
NMI cannot be nested. The CPU keeps NMI input masked out until the reti instruction is executed after an NMI
exception occurred.
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S2973 PIN PHOTO DIODE
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S29AL008D90MAN012 Ceramic Chip Capacitors / High Voltage; Capacitance [nom]: 150pF; Working Voltage (Vdc)[max]: 500V; Capacitance Tolerance: +/-1%; Dielectric: Multilayer Ceramic; Temperature Coefficient: C0G (NP0); Lead Style: Surface Mount Chip; Lead Dimensions: 0805; Termination: Tin (Sn) Plated Nickel Barrier; Body Dimensions: 0.079" x 0.049"; Container: Bulk; Features: High Voltage; Unmarked
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