參數(shù)資料
型號(hào)： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁(yè)數(shù)： 500/1018頁(yè)
文件大小： 6970K
代理商： S1C33E07B
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V PERIPHERAL MODULES 3 (INTERFACE): GENERAL-PURPOSE SERIAL INTERFACE (EFSIO)
S1C33E07 TECHNICAL MANUAL
EPSON
V-1-31
V
EFSIO
When the SIN1 input signal is detected as a low level at the rising edge of CLK, sampling for the start bit is
performed 8
×CLK (4×CLK when 1/8 division is selected) after that point. If a low level is not detected in the
sampling for the start bit, the interface aborts the subsequent samplings and returns to the start bit detection
phase (in this case no error occurs). When the SIN1 input signal is low at the start bit sampling, subsequent bit
data is sampled in 16
×CLK cycles (8×CLK cycles when 1/8 division is selected).
For transmitting
CLK (=SIO_CLK
× F / D)
Sampling clock
Serial data
Start bit
D0
1
8
16
×CLK
Figure V.1.6.2.2 Sampling Clock for Asynchronous Transmit Operation (when 1/16 division is selected)
During transmission, each bit data is output from the SOUT1 pin in 16
×CLK cycles (8×CLK cycles when 1/8
division is selected).
Clock synchronized transfer
The transfer rate in ISO7816 mode clock synchronized transfer can be calculated similar to the asynchronous
transfer. Note, however, that DIVMD equals 1 (not 1/16 or 1/8) in clock synchronized transfer regardless of
how DIVMD1 is set.
Setting the retransmit count for error recovery (T = 0 protocol)
The T = 0 protocol allows retransmission of data when an error occurs in data transmission (when the receiver
returns NACK). Retransmission can be repeated if the error occurs successively, and RPNUM1[2:0] (D[7:5]/
0x300B1A) is used to set the retransmit count. A maximum of seven retransmissions may be specified. When
RPNUM1[2:0] (D[7:5]/0x300B1A) is set to 0, this interface does not retransmit data even if a transmit error oc-
curs.
When a transmit error occurs in T = 1 protocol mode, this interface does not retransmit data regardless of how
RPNUM1[2:0] (D[7:5]/0x300B1A) is set.
RPNUM1[2:0]: Serial I/F Ch.1 Number of Transmit Repetition Setup Bits in the Serial I/F Ch.1 ISO7816
Mode Control Register (D[7:5]/0x300B1A)
Setting the time guard function
The ISO7816 mode supports a time guard function that inserts an idle time between characters during transmis-
sion. The idle time to be inserted can be specified in ETU (bit cycle) units using TTGR1[7:0] (D[7:0]/0x300B1E).
When TTGR1[7:0] (D[7:0]/0x300B1E) is set to 0, no idle time is inserted. When a value other than 0 is set, the
SOUT1 output is fixed at high for the specified ETU period after a stop bit is output. This high output period is
regarded as a long stop bit.
TTGR1[7:0]: Serial I/F Ch.1 Transmit Time Guard Setup Bits in the Serial I/F Ch.1 Transmit Time Guard
Register (D[7:0]/0x300B1E)
Setting the receive FIFO level (advanced mode)
This serial interface incorporates a 4-byte receive FIFO allowing up to 4 bytes of data that can be received with-
out an error even when the receive data register is not read. This serial interface can generate a receive-buffer
full interrupt when the specified number of data are received in the receive FIFO. Use FIFOINT1[1:0] (D[6:5]/
0x300B14) to set this number of data. Writing 0–3 to FIFOINT1[1:0] (D[6:5]/0x300B14) sets the number of
data to 1–4. The default setting at initial reset is 0 so that a receive-buffer full interrupt will generate when one
data is received.
FIFOINT1[1:0]: Serial I/F Ch.1 Receive Buffer Full Interrupt Timing Select Bits in the Serial I/F Ch.1 IrDA
Register (D[6:5]/0x300B14)
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