參數(shù)資料
型號(hào)： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁(yè)數(shù)： 815/1018頁(yè)
文件大?。?/td> 6970K
代理商： S1C33E07B
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IX PERIPHERAL MODULES 7 (USB): USB FUNCTION CONTROLLER (USB)
S1C33E07 TECHNICAL MANUAL
EPSON
IX-1-31
IX
USB
Asynchronous single-word DMA transfer mode - slave
1) Writing operation
The Port interface starts writing operation in Asynchronous single-word DMA transfer mode when the
following register settings are established:
DMA_Config_1.SingleWord bit = 1
Direction of the target endpoint = IN
The Port interface starts data transfer on the DMA when 1 is written on the DMA_Control.DMA_Go bit. After
data transfer starts on the DMA, it requests data transfer by asserting PDREQ to the HSDMA (master) if any
available space is found at the connected endpoint. The DMA loads the data and writes them to the endpoint
when PDWR is rising (when the DMA_Config_0.PDRDWR_Level bit is set to 1). This mode negates PDREQ
after transferring 1-byte data (PDWR becomes active).
At this point, if any space is still available at the endpoint, it requests data transfer by asserting PDREQ to the
HSDMA (master). If there is no available space left at the endpoint, PDREQ is not asserted and data transfer is
rejected.
If any data is set to the DMA_Latency.DMA_Latency[3:0] bit other than 0h, this mode negates PDREQ once
after completing transfer of 4-byte data, and does not assert PDREQ as long as 130 ns
× N (N = DMA_Latency.
DMA_Latency[3:0]).
If the DMA is set to the Countdown mode with DMA_Config_1.CountMode = 1, the DMA completes data
transfer when the DMA_Count_HH, HL, LH and LL registers reach 0000_0000h. To force the DMA to
terminate data transfer, set the DMA_Control.DMA_Stop bit to 1. Note that forced termination of DMA
transfer by writing to this bit may cause loss of data from those being transferred. To avoid it, first terminate the
HSDMA (master) and then terminate the macro's DMA transfer.
PDREQ (O)
#PDREQ (O)
PDACK (I)
PDWR (I)
Data (I)
Data sampling
Inverted
D0
D1
Dn-1
Dn
Figure IX.1.4.3.4 Transfer Waveforms in Asynchronous Single-Word DMA Transfer Mode - Writing
2) Reading operation
The Port interface starts reading operation in the Asynchronous single-word DMA transfer mode when the
following register settings are established:
DMA_Config_1.SingleWord bit = 1
Direction of the target endpoint = OUT
The Port interface starts data transfer on the DMA when 1 is written on the DMA_Control.DMA_Go bit. After
data transfer starts on the DMA, it requests data transfer by asserting PDREQ to the HSDMA (master) if any
data exist at the connected endpoint. Turning PDACK to active starts outputting transferred data to the data bus.
Have the HSDMA (master) load the data while PDRD is rising (when the DMA_Config_0.PDRDWR_Level
bit is set to 1). This mode negates PDREQ after transferring 1-byte data (PDRD becomes active). At this point,
if any data still remain at the endpoint, it requests data transfer by asserting PDREQ to the HSDMA (master). If
there are no data left at the endpoint, PDREQ is not asserted and data transfer is rejected.
If any data is set to the DMA_Latency.DMA_Latency[3:0] bit other than 0h, this mode negates PDREQ once
after completing transfer of 4-byte data, and does not assert PDREQ as long as 130 ns
× N (N = DMA_Latency.
DMA_Latency[3:0]).
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