參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 233/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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III PERIPHERAL MODULES 1 (SYSTEM): CLOCK MANAGEMENT UNIT (CMU)
S1C33E07 TECHNICAL MANUAL
EPSON
III-1-19
III
CMU
LCDC_CKE (D0/0x301B00) is used for clock supply control (default: off).
LCDC_CKE: LCDC Main Clock Control Bit in the Gated Clock Control Register 0 (D0/0x301B00)
Note: Make sure that the LCD interface clock supply is stopped (LCDC_CKE (D0/0x301B00) = 0) when
changing the clock divide ratio using LCDCDIV[3:0] (D[19:16]/0x301B08).
(5) LCDC_AHB bus clock (LCDC_AHBBUS_CLK)
The LCDC_AHB bus clock (MCLK) is always supplied in normal operation. However, it can be automatically
turned off in HALT mode (see Section III.1.9.2) by setting LCDCAHB_HCKE (D28/0x301B04) to 0 (default:
on).
LCDCAHB_HCKE: LCDC_AHB Bus Clock Control (HALT) Bit in the Gated Clock Control Register 1
(D28/0x301B04)
Note: The LCDC clock supply cannot be stopped while the LCD displays a screen. Before the LCDC
clock supply can be stopped, the LCDC must enter power save mode.
III.1.9.4 Clock Supply to the SDRAMC
The CMU provides the clock paths with a control bit shown below for the SDRAMC. The clock supply turns on
when the control bit is set to 1 and it turns off when the control bit is set to 0.
(1) SDRAMC AHB bus interface clocks (SDAPP_CPU_CLK, SDAPP_LCDC_CLK)
The SDRAMC uses these clocks (MCLK) for the CPU_AHB bus and LCDC_AHB bus interface. These
clocks are required for accessing SDRAM and queue buffers. SDAPCPU_CKE (D6/0x301B00) and
SDAPLCDC_CKE (D5/0x301B00) are respectively used for clock supply control (default: off).
SDAPCPU_CKE: SDRAMC CPU APP Clock Control Bit in the Gated Clock Control Register 0 (D6/0x301B00)
SDAPLCDC_CKE: SDRAMC LCDC APP Clock Control Bit in the Gated Clock Control Register 0
(D5/0x301B00)
Furthermore, the CPU_AHB bus clock (SDAPP_CPU_CLK) can be automatically turned off in HALT mode (see
Section III.1.9.2) by setting SDAPCPU_HCKE (D7/0x301B00) to 0 (default: off).
SDAPCPU_HCKE: SDRAMC CPU APP Clock Control (HALT) Bit in the Gated Clock Control Register 0
(D7/0x301B00)
(2) Control register clock (SDSAPB_CLK)
This clock (MCLK) is used to control the SDRAMC registers located in area 6. This clock is required for
accessing the SDRAMC registers and it can be stopped when not in use. SDSAPB_CKE (D4/0x301B00) is
used for clock supply control (default: off).
SDSAPB_CKE: SDRAMC SAPB Bus Interface Clock Control Bit in the Gated Clock Control Register 0
(D4/0x301B00)
(3) SDRAM clock (SDIP_CLK)
This clock (OSC_W) is used in the SDRAM interface. By setting MCLK to OSC1/2 (= OSC_W1/2),
the SDRAM bus can be driven in double frequency mode (SDRAM: 90 MHz max., CPU: 45 MHz).
SDAPCPU_CKE (D6/0x301B00) or SDAPLCDC_CKE (D5/0x301B00) shown in (1) above is used for clock
supply control (default: off).
III.1.9.5 Clock Supply to the SRAMC
The CMU provides the clock paths with a control bit shown below for the SRAMC. The clock supply turns on
when the control bit is set to 1 and it turns off when the control bit is set to 0.
(1) SRAMC clock (SRAMC_CLK)
The SRAMC controls the SAPB bus and external bus, so the SRAMC clock (MCLK) cannot be stopped while
the IC is running. However, the SRAMC clock can be automatically turned off in HALT mode (see Section
III.1.9.2) by setting SRAMC_HCKE (D26/0x301B04) to 0 (default: on).
SRAMC_HCKE: SRAMC Clock Control (HALT) Bit in the Gated Clock Control Register 1 (D26/0x301B04)
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