參數(shù)資料
型號(hào)： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁(yè)數(shù)： 502/1018頁(yè)
文件大?。?/td> 6970K
代理商： S1C33E07B
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V PERIPHERAL MODULES 3 (INTERFACE): GENERAL-PURPOSE SERIAL INTERFACE (EFSIO)
S1C33E07 TECHNICAL MANUAL
EPSON
V-1-33
V
EFSIO
The serial interface starts transmitting when data is written to the transmit data register. The transfer status can
be checked using the transmit-completion flag TEND1 (D5/0x300B12). This flag goes 1 when data is being
transmitted and goes 0 when the transmission has completed.
TEND1: Serial I/F Ch.1 Transmit-Completion Flag in the Serial I/F Ch.1 Status Register (D5/0x300B12)
When all the data in the transmit data buffer are transferred, a cause of the transmit-data empty interrupt occurs.
Since an interrupt can be generated as set by the interrupt controller, the next piece of transmit data can be written
using an interrupt processing routine. In addition, since this cause of interrupt can be used to invoke DMA, the
data prepared in memory can be transmitted successively to the transmit-data register through DMA transfers.
For details on how to control interrupts and DMA requests, refer to Section V.1.7, “Serial Interface Interrupts
and DMA.”
Figures V.1.6.3.2 to V.1.6.3.4 show transmit timing charts in ISO7816 mode.
S1
S2
P
Start bit
Stop bit
Parity bit
Transmit-buffer empty
interrupt request timing
Time guard
S1 D0 D1 D2 D3 D4 D5 D6 D7 P S2
D2 D3 D4 D5 D6 D7 P S2
S1 D0 D1
Synchronous clock
(Clock-synchronized mode)
Sampling clock
(Asynchronous mode)
SOUT1
Figure V.1.6.3.2 Transmit Timing Chart in ISO7816 (T = 1) Mode (LSB first, time guard = 2)
Transmit-buffer empty
interrupt request timing
S1 D0 D1 D2 D3 D4 D5 D6 D7 P S2
D2 D3 D4 D5 D6 D7 P S2
S1 D0 D1
S1
S2
P
Start bit
Stop bit
Parity bit
Synchronous clock
(Clock-synchronized mode)
Sampling clock
(Asynchronous mode)
SOUT1
Figure V.1.6.3.3 Transmit Timing Chart in ISO7816 (T = 0) Mode (LSB first, time guard = 0, no parity error occurred)
S1
S2
P
Er
Start bit
Stop bit
Parity bit
Error signal from receiver (NACK)
Transmit-buffer empty
interrupt request timing
Retransmit data
S1 D0 D1 D2 D3 D4 D5 D6 D7 P
S2
D2 D3 D4 D5 D6 D7 P
S1 D0
D1
Er
S2
Synchronous clock
(Clock-synchronized mode)
Sampling clock
(Asynchronous mode)
SOUT1
Figure V.1.6.3.4 Transmit Timing Chart in ISO7816 (T = 0) Mode (LSB first, time guard = 0, parity error occurred)
1. The data line (SOUT1) in idle state is set into high-impedance (pulled up to high).
2. The contents of the data buffer are transferred to the shift register synchronously with the first falling edge
of the clock. At the same time, the SOUT1 pin is setting to a low level to send the start bit.
3. Each bit of data in the shift register is transmitted at each falling edge of the subsequent clock.
4. After sending the 8th data bit, the parity bit and the stop bit are transmitted in succession. Then SOUT1 is
set into high-impedance state (pulled up to high).
5. The interface idles for a time guard period after sending a stop bit if the time guard period is set.
6. The next data transfer begins if the transmit data buffer contains other data.
7. If a parity error occurs in the receiver when data is being transferred in T = 0 mode, the receiver returns a
low-level error signal (NACK). The interface transmits the same data again when the retransmit count for
error recovery has been set.
In T = 1 mode, the receiver does not return an error signal even if an error occurs in the receiver.
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