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參數(shù)資料
| 型號： | T7630 |
| 英文描述： | T7630 Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II) |
| 中文描述： | T7630雙T1/E1的5.0V的短途終結(jié)者（終結(jié)者-Ⅱ） |
| 文件頁數(shù)： | 11/210頁 |
| 文件大?。?/td> | 3075K |
| 代理商： | T7630 |
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Lucent Technologies Inc.
11
Preliminary Data Sheet
October 2000
T7630 Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)
Table of Contents
(continued)
Table
Page
Table 187. FDL Transmitter FIFO Register (FDL_PR4) (804; E04)......................................................................193
Table 188. FDL Transmitter Idle Character Register (FDL_PR5) (805; E05) .......................................................193
Table 189. FDL Receiver Interrupt Level Control Register (FDL_PR6) (806; E06)..............................................194
Table 190. FDL Register FDL_PR7......................................................................................................................194
Table 191. FDL Receiver Match Character Register (FDL_PR8) (808; E08).......................................................194
Table 192. FDL Transparent Control Register (FDL_PR9) (809; E09) .................................................................195
Table 193. FDL Transmit ANSIESF Bit Codes (FDL_PR10) (80A; E0A).............................................................195
Table 194. FDL Interrupt Status Register (Clear on Read) (FDL_SR0) (80B; E0B).............................................196
Table 195. FDL Transmitter Status Register (FDL_SR1) (80C; E0C)...................................................................197
Table 196. FDL Receiver Status Register (FDL_SR2) (80D; E0D)......................................................................197
Table 197. Receive ANSI FDL Status Register (FDL_SR3) (80E; E0E) ..............................................................197
Table 198. FDL Receiver FIFO Register (FDL_SR4) (807; E07) .........................................................................197
Table 199. Global Register Set.............................................................................................................................198
Table 200. Line Interface Unit Register Set..........................................................................................................198
Table 201. Framer Unit Status Register Map .......................................................................................................199
Table 202. Receive Signaling Registers Map.......................................................................................................201
Table 203. Framer Unit Parameter Register Map.................................................................................................202
Table 204. Transmit Signaling Registers Map ......................................................................................................205
Table 205. Facility Data Link Register Map ..........................................................................................................206
Table 206. ESD Threshold Voltage.......................................................................................................................207
Table 207. Logic Interface Characteristics (T
A
= –40 °C to +85 °C, V
DD
= 5.0 V ± 5%, V
SS
= 0).........................208
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