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參數(shù)資料
| 型號： | T7630 |
| 英文描述： | T7630 Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II) |
| 中文描述： | T7630雙T1/E1的5.0V的短途終結(jié)者（終結(jié)者-Ⅱ） |
| 文件頁數(shù)： | 91/210頁 |
| 文件大?。?/td> | 3075K |
| 代理商： | T7630 |
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Lucent Technologies Inc.
Lucent Technologies Inc.
91
Preliminary Data Sheet
October 2000
T7630 Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)
Alarms and Performance Monitoring
(continued)
Line Test Patterns
Test patterns may be transmitted to the line through either register FRM_PR20 or register FRM_PR69. Only one of
these sources may be active at the same time. Signaling must be inhibited while sending these test patterns.
Transmit Line Test Patterns—Using Register FRM_PR20
The transmit framer can be programmed through register FRM_PR20 to transmit various test patterns. These test
patterns, when enabled, overwrite the received CHI data. The test patterns available using register FRM_PR20
are:
I
The unframed-AIS pattern which consists of a continuous bit stream of ones (. . . 111111 . . .) enabled by setting
register FRM_PR20 bit 0 to 1.
I
The unframed-auxiliary pattern which consists of a continuous bit stream of alternating ones and zeros
(. . . 10101010 . . .) enabled by setting register FRM_PR20 bit 1 to 1.
I
The quasi-random test signal, enabled by setting register FRM_PR20 bit 3 to 1, which consists of:
— A pattern produced by means of a twenty-stage shift register with feedback taken from the 17th and 20th
stages via an exclusive-OR gate to the first stage. The output is taken from the 20th stage and is forced to a 1
state whenever the next 14 stages (19 through 6) are all 0. The pattern length is 1,048,575 or
2
20
– 1 bits. This pattern is described in detail in AT&T Technical Reference 62411 [5] Appendix and illustrated
in Figure 42.
— Valid framing bits.
— Valid transmit facility data link (TFDL) bit information.
— Valid CRC bits.
5-3915(F).dr.1
Figure 42. 20-Stage Shift Register Used to Generate the Quasi-Random Signal
I
The pseudorandom test pattern, enabled by setting register FRM_PR20 bit 2 to 1, which consists of:
— A 2
15
– 1 pattern inserted in the entire payload (time slots 1—24 in DS1 and time slots 1—32 in CEPT), as
described by ITU Rec. 0.151 and illustrated in Figure 43.
— Valid framing pattern.
— Valid transmit facility data link (TFDL) bit data.
— Valid CRC bits.
D
D-TYPE FLIP-FLOPS
#1
D
D
#2
#17
D
#18
D
D
#19
#20
A
B
C
XOR
#6
#19
NOR
#20
QUASI-RANDOM TEST OUTPUT
OR
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PDF描述 |
|---|---|
| T7630 | Dual T1/E1 5.0 V Short-Haul Terminator (Terminator-II)(雙 T1/E1 5.0V短距離通信終端器) |
| T8100A | H.100/H.110 Interface and Time-Slot Interchangers |
| T8102A | H.100/H.110 Interface and Time-Slot Interchangers |
| T8105A | H.100/H.110 Interface and Time-Slot Interchangers |
| T8100 | H.100/H.110 Interface and Time-Slot Interchanger |
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