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參數(shù)資料
| 型號： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 111/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Mailbox Registers
Programming the Mailbox Registers
Copyright 1997-2000, V3 Semiconductor Inc.
EPC User
’
s Manual Revision 1.05
101
11.2
PROGRAMMING THE MAILBOX REGISTERS
After RESET, interrupt requests for all mailbox registers are disabled. The programmer must
specifically enable interrupt requests for each mailbox register and for each access type.
11.2.1
Enabling Doorbell Interrupt Requests
The four types of doorbell interrupts described above are enabled in four 16-bit registers as
shown in Table 17.
11.2.2
Clearing Doorbell Interrupt Requests
All of the interrupt requests from the 16 mailbox registers are logically OR
’
d together and
then forwarded to the Local Interrupt Control Unit (LICU) and the PCI Interrupt Control Unit
(see Figure 52). For an interrupt handler to clear the local mailbox/doorbell interrupt request
in the LICU, it must clear allof the enabled local mailbox interrupt requests from the
individual mailbox registers. This is done by clearing the corresponding bit(s) in the
MAIL_RD_STAT and MAIL_WR_STAT registers (by writing a
‘
1
’
), where the mailbox
interrupt requests are latched. Similarly, to clear the PCI mailbox/doorbell interrupt request
in the PICU, it must clear allof the enabled PCI mailbox interrupt requests from the
individual mailbox registers. This is done by clearing the corresponding bit(s) in the
MAIL_RD_STAT and MAIL_WR_STAT registers, where the mailbox interrupt requests are
latched.
Note that MAIL_RD_STAT and MAIL_WR_STAT registers are cleared by writing a
‘
1
’
into
the bits to be cleared. Writing a
‘
0
’
will have no effect. Interrupt status bits in the Local
Interrupt Control Unit (LB_ISTAT) and the PCI Interrupt Control Unit (PCI_INT_STAT) are
cleared by clearing the corresponding MAIL_RD_STAT and MAIL_WR_STAT registers.
Table 17: Doorbell Interrupt Types and Corresponding Enable/Mask Registers
ACTION CAUSING INTERRUPT
REGISTER
PCI side read
PCI_MAIL_IERD
PCI side write
PCI_MAIL_IEWR
Local side read
LB_MAIL_IERD
Local side write
LB_MAIL_IEWR
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