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參數(shù)資料
| 型號(hào)： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁(yè)數(shù)： | 172/190頁(yè) |
| 文件大小： | 1105K |
| 代理商： | V363EPC-50 |
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Register Descriptions
Register Map
162
EPC User
’
s Manual Revision 1.05
Copyright 1997-2000, V3 Semiconductor Inc.
DMA_PCI_ADR: PCI DMA ADDRESS REGISTERS
Mnemonic:
Offset:
Size:
DMA_PCI_ADDR0, 1
80H, 90H
32 bits
DMA_LOCAL_ADR: LOCAL DMA ADDRESS REGISTERS
Mnemonic:
Offset:
Size:
DMA_LOCAL_ADDR0, 1
84H, 94H
32 bits
DMA_LENGTH0, 1: DMA TRANSFER LENGTH REGISTER 0, 1
Mnemonic:
Offset:
Size:
DMA_LENGTH0, 1
88H, 98H
24 bits
DMA_PCI_ADDR0, 1
Reset
Value
0H
PCI Byte Address
These low address bits read back zero since all DMA transfers
are 32 bit aligned
Bits
Mnemonic
Type
Description
31-2
ADR
RW
1-0
R
0H
DMA_LOCAL_ADDR0, 1
Reset
Value
0H
Local Byte Address
These low address bits read back zero since all DMA transfers
are 32 bit aligned
Bits
Mnemonic
Type
Description
31-2
ADR
RW
1-0
R
0H
DMA_LENGTH0, 1
Reset
Value
External DMA Request Enable: When set (1) the DMA will be
throttled by to the state of the INTC input pin (DMA Channel 0) or
INTD input pin (DMA Channel 1). The corresponding pin must be
low (0) to allow the DMA to fetch the data source.
Interrupt on Link Complete: When set (1) an internal interrupt
from the DMA controller will generated whenever the data
transfer portion of a link is complete. The internal DMA interrupt
can be routed to PCI or local interrupt outputs by enabling them
in the PCI_INT_CFG and/or LB_IMASK regiters. An internal
interrupt is always generated upon chain completion when the
DMA_IPR bit is cleared by the hardware.
0H
reserved
Transfer Count Remaining. This register holds the initial transfer
count (in 32-bit words) and is updated with the remaing count
after each DMA transfer.
Bits
Mnemonic
Type
Description
23
DREQ_EN
RW
0H
22
INTR_EN
RW
0H
21-20
-
R
19-0
COUNT
RW
0H
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