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參數(shù)資料
| 型號： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 139/190頁 |
| 文件大小： | 1105K |
| 代理商： | V363EPC-50 |
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Copyright 1997-2000, V3 Semiconductor Inc.
EPC User
’
s Manual Revision 1.05
129
Chapter 15
Register Descriptions
The registers for the EPC are broken into 6 basic groups: System, PCI Configuration and
Control, Local Configuration and Control, FIFO Configuration, DMA Control, and Mailbox
Registers. This chapter will describe the location and attributes of the registers;
programming details for each register are given in the appropriate chapters.
Each bit in the EPC registers is readable and writable according to one of the following
designations. Those marked with an asterisk (*) apply to the PCI Configuration Registers
only and comply with the PCI specification to provide the required PCI configuration header.
R:
Read only - bits are internally driven and cannot be modified.
FR*:
system reset by downloading via the serial EEPROM device or by the local bus master.
Once "FR" bits are loaded they may be locked from further modification by setting the LOCK
bit in the SYSTEM register.
Firmware Initialized, Configuration Read Only - these bits are initialized after a
W:
Write only. Typically used to issue commands.
FRW*:
both read or written from the PCI and Local buses.
Firmware Initialized, Configuration Read/Write - Initialized at boot-time but can be
RW:
Read and Write.
All reserved register bits read back as zeros.
The PCI configuration registers required by the PCI Spec are described in the PCI
Configuration Registers section below.
15.1
REGISTER MAP
Figure 65 shows the internal register map for the EPC. The offsets shown are relative to the
base address of the aperture from which the registers are accessed:
LB_IO_BASE for accesses from the local bus
PCI_IO_BASE for memory or I/O accesses from the PCI bus
0H in configuration space for configuration accesses from the PCI bus
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