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參數(shù)資料
| 型號(hào)： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 155/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Register Descriptions
Register Map
Copyright 1997-2000, V3 Semiconductor Inc.
EPC User
’
s Manual Revision 1.05
145
PCI_INT_STAT: PCI INTERRUPT STATUS REGISTER
Mnemonic:
Offset:
Size:
PCI_INT_STAT
48H
32 bits
PCI_INT_STAT
Reset
Value
Mailbox Interrupt:
1 = Mailbox (Doorbell) Interrupt request active
0 = No mailbox interrupts pending
Cleared by clearing MAIL_RD_STAT and MAIL_WR_STAT
Local Bus Direct Interrupt:
1 = Local bus master requests a PCI interrupt
0 = No operation
This bit is set by writing
’
1
’
and cleared by writing
‘
0
’
0H
reserved
I2O Outbound Post List Not Empty: Indicates that the outbound
post list head pointer not equals the tail pointer
(OPL_HEAD
1
OPL_TAIL). This bit is equivalent to the
PCI_I2O_ISTAT register bit 3 and can be read there also. It is
masked off only when the I2O_EN bit in the PCI_CFG register is
clear otherwise the not empty status will be readable here
regardless of the mask bit in PCI_INT_CFG. This bit is also
mapped into the PCI_I2O_ISTAT register bit 3 and can be read
there also.
0H
reserved
DMA channel 1 Interrupt:
1 = DMA channel 1 has requested an interrupt
0 = DMA channel 1 has not requested an interrupt
DMA channel 0 Interrupt:
1 = DMA channel 0 has requested an interrupt
0 = DMA channel 0 has not requested an interrupt
0H
reserved
INTD Output from INTC Input: Set (
’
1
’
) when enabled
(INTC_INTD bit in the corresponding PCI_INT_CFG register
field) andINTC is used as an input and an interrupt event has
occurred on INTC
INTD Output from INTB Input: Set (
’
1
’
) when enabled
(INTB_INTD bit in the corresponding PCI_INT_CFG register
field) andINTB is used as an input and an interrupt event has
occurred on INTB
INTD Output from INTA Input: Set (
’
1
’
) when enabled
(INTA_INTD bit in the corresponding PCI_INT_CFG register field)
andINTA is used as an input and an interrupt event has occurred
on INTA
0H
See description above for INTx_TO_y
a
0H
reserved
0H
See description above for INTx_TO_y
0H
See description above for INTx_TO_y
0H
See description above for INTx_TO_y
0H
See description above for INTx_TO_y
0H
reserved
0H
See description above for INTx_TO_y
Bits
Mnemonic
Type
Description
31
MAILBOX
R
0H
30
LOCAL
FRW
0H
29-28
-
R
27
OUT_POST
FRW
0H
26
-
R
25
DMA1
FRW
0H
24
DMA0
FRW
0H
23-15
R
14
INTC_TO_D
FRW
0H
13
INTB_TO_D
FRW
0H
12
INTA_TO_D
FRW
0H
11
10
9
8
7
6
5
4
INTD_TO_C
-
INTB_TO_C
INTA_TO_C
INTD_TO_B
INTC_TO_B
-
INTA_TO_B
FRW
R
FRW
FRW
FRW
FRW
R
FRW
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