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參數(shù)資料
| 型號： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 144/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Register Descriptions
Register Map
134
EPC User
’
s Manual Revision 1.05
Copyright 1997-2000, V3 Semiconductor Inc.
PCI_CC_REV: PCI CLASS AND REVISION REGISTER (PCI REQUIRED)
Mnemonic:
Offset:
Size:
PCI_CC_REV
08h
32 bits
PCI_HDR_CFG: PCI HEADER/CONFIG. REGISTER (PCI REQUIRED)
Mnemonic:
Offset:
Size;
PCI_HDR_CFG
0CH
32 bits
PCI_CC_REV
Bits
Mnemonic
Type
Reset
Value
0H
a
0H
0H
Description
31-24
23-16
15-8
BASE_CLASS
SUB_CLASS
PROG_IF
FR
FR
FR
a. 6H is the base class for a host to PCI bridge. This can be programmed to suit the application.
PCI Base Class Code (see PCI specification)
PCI Sub Class Code (see PCI specification)
PCI Programming Interface Code (see PCI specification)
User Revision ID. These bits are programmable to indicate the
revision level of the system built with the EPC.
V3 Revision. These bits are hardwired to reflect the revision
number of the component.
For V350EPC/V360EPC: Rev A0=4h, Rev A1=5h
For V363EPC: Rev A0=0h
7-4
UREV
FR
0H
3-0
VREV
R
Stepping
ID
PCI_HDR_CFG
Reset
Value
0H
Built in Self Test: Unimplemented; reads back as all "0"
0H
Header Type: Unimplemented; reads back as all "0"
0H
Latency Timer: Latency value in multiples of 8 clocks.
Latency Timer: Unimplemented lower bits of the PCI latency timer
register
Cache Line Size: Has no effect on the internal operation of the
EPC
Bits
Mnemonic
Type
Description
31-24
23-16
15-11
BIST
R
R
HDR_TYPE
LT
FRW
10-8
LTL
R
0H
7-0
LINE_SIZE
FRW
0H
相關(guān)PDF資料 |
PDF描述 |
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