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參數(shù)資料
| 型號(hào)： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁(yè)數(shù)： | 183/190頁(yè) |
| 文件大小： | 1105K |
| 代理商： | V363EPC-50 |
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Glossary
Copyright 1997-2000, V3 Semiconductor Inc.
EPC User
’
s Manual Revision 1.05
169
Glossary
This glossary contains terms used in EPC User
’
s Manual. For reference to more information
about a term, please refer to index and PCI 2.1 specification.
Burst
- Bus protocol that allows a bus master to request more than one data transfer for an
access. Typically, the data is sequential, sequential over a modulo boundary or cache line
toggle (such as the 486).
Deadlock
- The condition in which one processor (or master device) attempts to access a
resource that is tightly coupled to a second processor (or master device) that is also in a
state of attempting to access a resource local to the first processor.
DMA
- Direct Memory Access. A DMA controller allows the CPU to continue operation while
the EPC controls block transfer between Local and PCI address space.
Dynamic Bandwidth Allocation
- A technique that allows a single FIFO to be
dynamically shared for multiple purposes and also negates the need to require a bus retry
each time a non-sequential address is begun.
Endian
- The organization of sub-word data within the physical data bus. Little Endian
processors address the first byte of a 32-bit word on the least significant data lines. Big
Endian processors address the first byte of a 32-bit word on the most significant data lines.
The PCI bus is strictly little endian and the internal registers of the EPC reflect this fact.
Wait State
- A processor clock cycle in which no data transfer occurs although data transfer
has been requested. Used to hold off a requesting master until data from memory or I/O is
ready.
Word
- The native bus size of the system. For this document, it is 32 bits which is the size of
the PCI bus.
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