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參數(shù)資料
| 型號： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 143/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Register Descriptions
Register Map
Copyright 1997-2000, V3 Semiconductor Inc.
EPC User
’
s Manual Revision 1.05
133
PCI_STAT: PCI STATUS REGISTER
Mnemonic:
Offset:
Size:
PCI_STAT
06H
16 bits
PCI_STAT
Bits
Mnemonic
Type
Reset
Value
Description
15
PAR_ERR
FRW
0H
Parity Error: set (1) in response to a parity error being detected
on the PCI bus. Cleared by writing
’
1
’
to this bit.
System Error: set (1) in response to a system error being
detected by this device and reported on the SERR pin on the PCI
bus. Cleared by writing
’
1
’
to this bit.
Master Abort: set (1) in response to a master abort being
detected during transaction in which the EPC was acting as a bus
master. Cleared by writing a '1' to this bit.
Target Abort: set (1) in response to a target abort being detected
during transaction in which the EPC was acting as a bus master.
Cleared by writing '1' to this bit.
reserved
Device Select Timing: Programmable during initialization for the
benefit of other PCI bus masters. Doesn't affect the operation of
the EPC.
Data Parity Error Report: set (1) whenever the EPC acts as a
bus master and observes the PERR signal being driven. The
PAR_EN bit in PCI_CMD must also be enabled for this bit to be
set. Cleared by writing '1' to the bit.
Fast Back-to-Back Target Enable: Used to indicate to other bus
masters the abillity of this device to respond to fast back-to-back
transfers.
Note: The state of this bit will not effect the internal operation of
the EPC and it will always respond properly to fast back-to-back
transfers.
reserved
14
SYS_ERR
FRW
0H
13
M_ABORT
FRW
0H
12
T_ABORT
FRW
0H
11
-
R
0H
10-9
DEVSEL
FR
0H
8
PAR_REP
FRW
0H
7
FAST_BACK
FR
0H
6-0
-
R
0H
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