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參數(shù)資料
| 型號(hào)： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁(yè)數(shù)： | 142/190頁(yè) |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Register Descriptions
Register Map
132
EPC User
’
s Manual Revision 1.05
Copyright 1997-2000, V3 Semiconductor Inc.
PCI_CMD: COMMAND REGISTER (PCI REQUIRED)
Mnemonic:
Offset:
Size:
PCI_CMD
04H
16 bits
PCI_CMD
Bits
Mnemonic
Type
Reset
Value
0H
Description
15-10
-
R
reserved
Fast Back-to-Back Enable
1 = EPC will perform fast back-to-back transfers when bus
master
0 = EPC will not perform fast back-to-back transfers
System Error Enable
1 = System error enabled: If PAR_EN (bit 6) is also enabled then
SERR is driven in response to an address parity error.
0 = System error disabled: SERR is not driven.
reserved
Parity Error Enable:
1 = EPC will report PCI parity errors
0 = EPC will ignore PCI parity errors
reserved
9
FBB_EN
FRW
0H
8
SERR_EN
FRW
0H
7
-
R
0H
6
PAR_EN
FRW
0H
5
4
3
-
-
-
R
R
R
0H
0H
0H
reserved
reserved
PCI Master Enable:
1 = EPC will act as PCI bus master (i.e. assert REQ)
0 = EPC will not act as PCI bus master
a
Memory Access Enable
1 = EPC will respond to memory accesses on the PCI bus
0 = EPC will ignore ALL memory accesses on the PCI bus
I/O Access Enable
1 = EPC will respond to IO accesses on the PCI bus
0 = EPC will ignore ALL IO accesses on the PCI bus
2
MASTER_EN
FRW
0H
a. Clearing this bit effectively prohibits any local bus reads/writes to PCI space. If PCI bus mastering
is disabled, all local bus writes to PCI space, and all DMA transfers destined for PCI space, will be
queued in the Local-to-PCI FIFO until either this bit is set, or the FIFO is full.
1
MEM_EN
FRW
0H
0
IO_EN
FRW
0H
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