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參數(shù)資料
| 型號： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 55/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Copyright 1997-2000, V3 Semiconductor Inc.
EPC User
’
s Manual Revision 1.05
47
Chapter 7
PCI Bus Interface
The EPC implements the PCI bus according to the revision 2.1 PCI Specification published
by the PCI Special Interest Group. This section assumes a familiarity with the PCI bus
specification and only describes performance and exception handling issues.
7.1
TARGET TRANSFERS
The EPC acts as a PCI target (slave) when it bridges a read or write access to one of the
PCI-to-Local data transfer apertures. There are two basic types of target transfers: reads
and writes.
7.1.1
Target Reads
The following command types fall under the category of target reads: Memory Read,
Memory Read Multiple, I/O Read, Configuration Read, Memory Read Line, and Interrupt
Acknowledge.
Upon receipt of a PCI-to-Local read request, the EPC will attempt to access the local bus by
asserting the local bus request signal (BREQ or HOLD). The EPC supports delayed reads
when the RD_POST_INH bit is clear. This causes an immediate retry when a PCI read is
initiated where there is no valid data present in the prefetch buffer.
If read posting is disabled, then no retry will be performed. Instead, TRDY will be delayed
until the local cycle produces data.
PCI burst reads that cross a 1k byte address boundary will be broken into two smaller bursts
by the EPC. This is done by issuing a PCI disconnect to the initiator as the burst crosses the
1k byte boundary.
PCI-to-Local I/O reads require one additional clock of address decoding when using the fine
grain I/O PCI-to-Local aperture (see
“
DOS Compatibility
”
).
Target mode reads through the PCI-to-Internal Register aperture (PC_IO_BASE) will have 3
wait-states inserted between each data cycle.
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