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參數(shù)資料
| 型號： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 129/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Copyright 1997-2000, V3 Semiconductor Inc.
EPC User
’
s Manual Revision 1.05
119
Chapter 14
Initialization
Initialization of the EPC usually occurs when the system is reset. The EPC can be reset
either from the PCI bus or from the local bus. Following a reset, the EPC
’
s internal registers
can be initialized via the PCI bus, the local bus, or the serial EEPROM interface. Internal
registers can be modified after reset from the PCI bus (memory, I/O, or configuration space)
or from the local bus. This chapter describes reset options and register initialization
procedures.
14.1
RESET DIRECTION
The EPC device is reset by driving active either the LRST pin (for resetting from the local
bus) or PRST pin (for resetting from the PCI bus). Which pin is used as the EPC reset input
is controlled by the RDIR pin.
The EPC is also capable of generating reset for either the local or the PCI bus. For systems
using the EPC as the PCI system master bridge, PCI reset is typically driven by the EPC.
Systems using the EPC as a target bridge will typically receive reset via the PCI bus, and
reset the host processor in turn. Figure 60 shows examples of both reset directions.
Eight clock cycles are required for both the PCI and local bus following the rising edge of
reset before attempting to access the internal registers. This eight clock delay is necessary
to allow the internal operations of the EPC to achieve an idle state.
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