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參數(shù)資料
| 型號(hào)： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁(yè)數(shù)： | 86/190頁(yè) |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Local Bus Interface
Target Mode
76
EPC User
’
s Manual Revision 1.05
Copyright 1997-2000, V3 Semiconductor Inc.
8.1.5
Target Mode PCI Error Signalling
Target mode reads and writes from/to PCI space may cause a number of PCI errors (see
“
PCI Interface
”
). The EPC reports these errors for reads by:
Asserting RDY to unlock the local bus.
Generating a maskable interrupt to both the local and PCI interrupt controllers.
Figure 36 shows the case of a PCI read error caused by a Master Abort (attempt to access a
non-existent PCI device). Write errors are handled differently since they will complete on the
PCI bus some time after the local master has posted them in the write FIFO. Write errors are
reported only through the PCI error interrupt. See
“
PCI Bus Interface
”
for more details.
Figure 36: PCI Error Signalling (all bus types)
8.1.6
Deadlock Conditions and Resolution
There is a potential deadlock condition that exists whenever two or more local processor/
bridge combinations are used in a system. This condition manifests itself as follows:
One local master attempts to read the local memory of another processor on the PCI
bus; simultaneously the other processor is attempting to read the first processor
’
s
local memory.
Per the PCI spec, the master in control of the PCI bus receives a
“
retry
”
, however,
since that master is performing a read it cannot return data to its processor, and
therefore maintains a NOT READY indication to that processor. This situation
effectively keeps the other processor involved off the local bus.
Since neither of these reads can proceed, the PCI bus is at a deadlock. If the write FIFO
becomes full then there is also a similar deadlock issue involving writes.
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