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參數(shù)資料
| 型號： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 146/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Register Descriptions
Register Map
136
EPC User
’
s Manual Revision 1.05
Copyright 1997-2000, V3 Semiconductor Inc.
PCI_BASE0: PCI TO LOCAL BUS APERTURE 0 BASE ADDRESS
1
Mnemonic:
Offset:
Size:
PCI_BASE0
14H
32 bits
1.Only available when I2O mode is disabled.
PCI_BASE0
Bits
Mnemonic
Type
Reset
Value
Description
31-20
ADR_BASE
FRW
0H
Base Address: If the value of ADR_BASE matches that of
AD[31:20] during the address phase of a PCI access then a
match is detected. A larger address space can be decoded by
changing the ADR_SIZE field in the PCI_MAP0 register. This will
mask off some of the lower bits of this field to allow automatic
configuration software to determine the size of the aperture.
Low order base address bits used for fine grain I/O decode only.
These bits are only used when IO=1 and ADR_SIZE is set to
0100-0111 in the PCI_MAP0 register.
reserved
Prefetchable:
1 = Enable read prefetching for this aperture
0 = Disable read prefetching for this aperture
When LOCK is disabled and both the IO and PREFETCH bits are
written to
’
1
’
, the PREFETCH bit will read
’
0
’
even though it is
internally set to
’
1
’
and the aperture will exhibit prefetch behavior.
Address Range Type: These read only bits are hardwired to "00"
to indicate that the device can be mapped anywhere in the 32 bit
address space.
1 = The PCI-to-Local aperture 0 will respond to PCI IO space
access (CBE=2h, 3h)
0 = The PCI-to-Local aperture 0 will respond to PCI memory
space access (CBE=6h, 7h, Ch, Eh, Fh)
19-8
ADR_BASEL
FRW
0H
7-4
-
R
0H
3
PREFETCH
FR
0H
2-1
TYPE
R
0H
0
IO
FR
0H
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