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參數(shù)資料
| 型號： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 5/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Copyright 1997-2000, V3 Semiconductor Inc.
EPC User
’
s Manual Revision 1.05
v
7.1.3.1
7.1.3.2
PCI Access of EPC Internal Registers ......................................................................... 47
Recoverable Exception: Target Disconnect ................................................. 47
Recoverable Exception: Target Retry .......................................................... 47
7.1.4
7.2
Initiator Transfers....................................................................................................................... 48
7.2.1
Initiator Reads .............................................................................................................. 48
7.2.2
Initiator Writes............................................................................................................... 49
7.2.3
PCI Exceptions During EPC Initiated Cycles................................................................ 58
7.2.3.1
Fatal Exception: Master Abort (Reads) ........................................................ 58
7.2.3.2
Fatal Exception: Master Abort (Writes) ........................................................ 58
7.2.3.3
Fatal Exception: Target Abort (Reads)......................................................... 58
7.2.3.4
Fatal Exception: Target Abort (Writes)......................................................... 59
7.2.3.5
Recoverable Exception: Target Disconnect ................................................. 59
7.2.3.6
Recoverable Exception: Target Retry .......................................................... 59
7.2.4
Initiator Pre-Emption..................................................................................................... 59
Chapter 8
Local Bus Interface
61
8.1
Target Mode .............................................................................................................................. 61
8.1.1
Local Bus CPU Configuration....................................................................................... 61
8.1.2
Local Reads and Writes to Internal Registers .............................................................. 61
8.1.3
Local Read from Local-to-PCI Apertures...................................................................... 64
8.1.4
Local Write to Local-to-PCI Apertures.......................................................................... 64
8.1.5
Target Mode PCI Error Signalling................................................................................. 73
8.1.6
Deadlock Conditions and Resolution............................................................................ 73
8.2
Master Mode.............................................................................................................................. 74
8.2.1
Requesting the Local Bus............................................................................................. 74
8.2.2
i960 Local Bus Reads and Writes ................................................................................ 74
8.2.3
Am29K Local Bus Reads and Writes .......................................................................... 74
8.2.3.1
Strict Compatibility Mode.............................................................................. 75
8.2.3.2
High-Performance Mode .............................................................................. 75
8.3
Burst Support............................................................................................................................. 76
8.4
BTERM Operation (V961EPC and V962EPC Only).................................................................. 77
8.4.1
BTERM as an Input ...................................................................................................... 77
8.4.2
Deadlock Avoidance using the BTERM as an Output.................................................. 78
8.5
Local Bus Parity......................................................................................................................... 79
8.5.1
Relationship between Local Parity and PCI Parity ....................................................... 79
8.5.2
Local Bus Parity Generation......................................................................................... 80
8.5.3
Local Bus Parity Checking............................................................................................ 80
Chapter 9
PCI Configuration
83
9.1
Configuration as a System Host Bridge..................................................................................... 83
9.1.1
EPC Host Configuration Mechanism............................................................................ 83
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