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參數(shù)資料
| 型號： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 4/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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iv
EPC User
’
s Manual Revision 1.05
Copyright 1997-2000, V3 Semiconductor Inc.
4.2.5
4.2.6
Enabling Local-to-PCI Bus Apertures........................................................................... 25
Chapter 5
FIFO Architecture and Operation
27
5.1
Dynamic Bandwidth Allocation FIFO Architecture..................................................................... 27
5.2
Write FIFO Operation and Programming................................................................................... 28
5.2.1
Write FIFO Draining Strategies .................................................................................... 29
5.3
Read FIFO Operation and Programming .................................................................................. 31
5.3.1
Prefetching and Read FIFO Filling Strategies.............................................................. 31
5.4
FIFO Prioritization Options ........................................................................................................ 33
5.5
FIFO Data Coherency Options.................................................................................................. 33
5.5.1
Ensuring Strict Data Coherency ................................................................................... 34
5.5.2
Monitoring the Status of Read and Write FIFOs........................................................... 34
5.5.3
Ensuring the Completion of a Posted Write.................................................................. 35
5.6
FIFO Latency............................................................................................................................. 35
Chapter 6
DMA Controller
37
6.1
DMA Transfers .......................................................................................................................... 37
6.1.1
Local Bus to PCI Bus DMA Transfers .......................................................................... 37
6.1.2
PCI Bus to Local Bus DMA Transfers .......................................................................... 38
6.1.3
DMA Block Chaining..................................................................................................... 38
6.1.4
DMA Transfer Size ....................................................................................................... 40
6.1.5
Relationship to the Data Transfer Apertures ................................................................ 40
6.1.6
Automatic DMA Throttling............................................................................................. 40
6.1.7
DMA Interrupts ............................................................................................................. 40
6.2
Programming the DMA Controller ............................................................................................. 41
6.2.1
Setting the Starting Addresses..................................................................................... 41
6.2.2
Setting the Transfer Count ........................................................................................... 42
6.2.3
Setting the Transfer Direction....................................................................................... 42
6.2.4
Byte Order Conversion................................................................................................. 42
6.2.5
Using DMA Block Chaining .......................................................................................... 43
6.2.6
Starting DMA Operation ............................................................................................... 43
6.2.7
Early Termination of a DMA Process ........................................................................... 43
6.2.8
Setting Priority Between the DMA Channels................................................................ 43
Chapter 7
PCI Bus Interface
45
7.1
Target Transfers........................................................................................................................ 45
7.1.1
Target Reads................................................................................................................ 45
7.1.2
Target Writes................................................................................................................ 46
7.1.3
PCI Exceptions During EPC Target Cycles.................................................................. 47
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