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參數資料
| 型號： | V363EPC-50 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數據表參考 |
| 文件頁數： | 113/190頁 |
| 文件大?。?/td> | 1105K |
| 代理商： | V363EPC-50 |
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Copyright 1997-2000, V3 Semiconductor Inc.
EPC User
’
s Manual Revision 1.05
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21
Chapter 12
I
2
O Interface
12.1
OVERVIEW
As an I2O compatible device, the EPC provides the following required features:
An I
2
O compatible
“
Address Translation Unit
”
(ATU). This is provided through a PCI
configuration register at offset 0x10 and is called PCI_I2O_BASE.
At offset 0x40 within the address range of the ATU aperture, an I
2
O compatible
Inbound FIFO port is provided.
At offset 0x44 within the address range of the ATU aperture, an I
2
O compatible
Outbound FIFO port is provided.
When enabled, a PCI interrupt may be generated whenever an outbound message
has been posted. It is cleared when all outstanding outbound messages have been
read. (This feature is not currently part of the I2O standard 0.96 although it is
implied and will undoubtedly become part of the standard in the future)
12.2
I
2
O COMPATIBLE ADDRESS TRANSLATION UNIT
The I
2
O compatible Address Translation Unit (ATU) provides a
“
window
”
or
“
aperture
”
for an
external PCI agent to access the local bus address space. In this regard it is exactly the
same as the 2 non-I
2
O compatible PCI-to-Local apertures found on the VxxxPBC. However,
there is one important difference: the I
2
O ATU has two predefined special registers in its
address range. These are the Inbound/Outbound FIFO registers at offset 0x40 and 0x44 in
the ATU address space. These locations don
’
t directly map to local address space.
Instead, reads and writes to these locations are managed as curricular queues in local
memory. As far as the ATU is concerned, the relationship of PCI and local address spaces
is depicted in the following diagram:
相關PDF資料 |
PDF描述 |
|---|---|
| V363ME01-LF | VOLTAGE CONTROLLED OSCILLATOR |
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| V375A12M300A3 | Analog IC |
| V375A12M300A3L | Analog IC |
相關代理商/技術參數 |
參數描述 |
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